公开(公告)号：KR100707305B1

公开(公告)日：2007-04-12

申请号：KR1020050127038

申请日：2005-12-21

Applicant: 삼성전자주식회사

Inventor： 조우영 ,  김두응 ,  최병길 ,  노유환

IPC: G11C13/02

Abstract: 본 발명은 상 변화 메모리 장치 및 그것의 읽기 방법에 관한 것이다. 본 발명에 따른 상 변화 메모리 장치는 메모리 셀, 프리차지 회로, 바이어스 회로, 센스 앰프, 그리고 승압 회로를 포함한다. 상기 메모리 셀은 상 변화 물질 및 다이오드를 포함하고, 비트 라인에 연결된다. 상기 프리차지 회로는 프리차지 전압을 사용하여 상기 비트 라인을 프리차지한다. 상기 바이어스 회로는 상기 프리차지 전압보다 높은 승압 전압을 사용하여 상기 비트 라인에 읽기 전류를 제공한다. 상기 센스 앰프는 상기 승압 전압을 사용하여 상기 비트 라인의 전압과 기준 전압을 비교하고 상기 메모리 셀에 저장된 데이터를 읽어낸다. 그리고 승압 회로 전원 전압을 사용하여 상기 프리차지 전압 또는 상기 승압 전압을 발생한다. 본 발명에 따른 상 변화 메모리 장치에 의하면, 프리차지 동작 시에 승압 회로의 부담을 줄일 수 있고, 센싱 동작 시에 센싱 마진을 충분히 확보할 수 있다.

Abstract translation: 相变存储器件及其读取方法技术领域本发明涉及相变存储器件及其读取方法。 根据本发明的相变存储器件包括存储单元，预充电电路，偏置电路，读出放大器和升压电路。 存储器单元包括相变材料和二极管，并连接到位线。 预充电电路使用预充电电压预充电位线。 偏置电路使用高于预充电电压的升压电压向位线提供读电流。 读出放大器使用升高的电压将位线的电压与参考电压进行比较，并读取存储在存储单元中的数据。 预充电电压或升压电压通过使用升压电路电源电压而产生。 根据本发明的相变存储器件，可以减少预充电操作时升压电路的负担，并且在感测操作时确保足够的感测余量。

公开(公告)号：KR100674992B1

公开(公告)日：2007-01-29

申请号：KR1020050083581

申请日：2005-09-08

Applicant: 삼성전자주식회사

Inventor： 조우영 ,  김두응 ,  이광진 ,  곽충근

IPC: G11C13/02

Abstract: A phase change random access memory device capable of changing a driving voltage level is provided to reduce current loss and to enhance operational reliability by applying different voltages to a column decoder and a row decoder according to write, read and standby modes. A memory array(410) includes a plurality of phase change memory cells, which are composed of a phase change material and diodes. A plurality of column selection transistors(CSTR) is used for connecting data lines(DL) and corresponding bit lines(BL) connected to the phase change memory cells. A control node is used for connecting the data lines and a sense amplifier unit(SAU). The corresponding voltages are applied to a first voltage to a control node and a gate of a column selection transistor in a write operation mode. A grounding voltage is applied to the selected word line of the phase change memory cell. The voltage levels of the word lines connected to the phase memory cells are equal to the voltage levels of the bit lines in a standby mode.

Abstract translation: 提供一种能够改变驱动电压电平的相变随机存取存储器件，以通过根据写入，读取和待机模式向列解码器和行解码器施加不同的电压来减少电流损失并且提高操作可靠性。 存储器阵列（410）包括多个由相变材料和二极管组成的相变存储单元。 多个列选择晶体管（CSTR）用于连接连接到相变存储单元的数据线（DL）和对应的位线（BL）。 控制节点用于连接数据线和读出放大器单元（SAU）。 在写操作模式下，相应的电压被施加到第一电压到列选择晶体管的控制节点和栅极。 接地电压被施加到相变存储器单元的选定字线。 连接到相位存储器单元的字线的电压电平等于待机模式中的位线的电压电平。

公开(公告)号：KR100665227B1

公开(公告)日：2007-01-09

申请号：KR1020050098191

申请日：2005-10-18

Applicant: 삼성전자주식회사

Inventor： 김두응 ,  이창수 ,  조우영 ,  최병길

IPC: H01L27/115

CPC classification number: G11C13/0004 ,  G11C2213/72 ,  H01L27/2409 ,  H01L27/2472 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1675 ,  Y10S977/754

Abstract: A phase change memory device and a method of manufacturing the same are provided to pattern a phase change material in a line type by disposing the phase change material parallel with a word line. A phase change memory device includes a semiconductor substrate, bit lines(BL0,BL1,BL2,BL3) and word lines disposed on the semiconductor substrate in a cross direction, and a phase change material strip(152) disposed between the bit lines and the word lines and being substantially parallel with the word lines. The phase change material strip is substantially parallel with at least one portion of the word lines. The phase change material strip has at least two resistance values in response to a current penetrating the material.

Abstract translation: 提供了一种相变存储器件及其制造方法，通过将相变材料与字线平行设置来对线型相变材料进行图案化。 相变存储器件包括半导体衬底，位线（BL0，BL1，BL2，BL3）和布置在半导体衬底上的字线在横向上，以及相位改变材料条（152），设置在位线和 字线并且与字线基本平行。 相变材料条与字线的至少一部分基本平行。 相变材料条响应于穿透材料的电流具有至少两个电阻值。

公开(公告)号：KR100587694B1

公开(公告)日：2006-06-08

申请号：KR1020050012746

申请日：2005-02-16

Applicant: 삼성전자주식회사

Inventor： 오형록 ,  조우영 ,  김혜진

IPC: G11C13/02

Abstract: 리키지 전류를 보상해 주는 반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는 워드라인과 비트라인의 교차점에 위치하는 복수개의 상변화 메모리 셀들, 리드 동작시 설정된 리드전류를 상기 비트라인과 연결된 센싱노드로 공급하는 리드전류 공급회로, 비트라인에 연결된 상기 메모리 셀들로 흐르는 리키지 전류량을 캐패시터에 저장한 후 리드 동작시 상기 저장된 리키지 전류량에 따른 리키지 보상 전류를 생성하여 상기 센싱노드로 인가하는 리키지 보상회로 및 상기 리키지 보상 전류가 인가된 상기 센싱노드의 전압을 센싱 기준전압과 비교하여 선택된 메모리 셀에 대한 데이터 리드동작을 행하는 센스앰프회로를 구비하는 상 변화 메모리 장치이다. 본 발명에 따른 반도체 메모리 장치는 리드 동작시 리키지 전류를 보상하여 선택된 비트라인에 공급함으로써 리키지 전류에 따른 오동작 발생을 억제할 수 있는 장점을 갖는다.

Abstract translation: 公开了一种补偿泄漏电流的半导体存储器件。 根据本发明的一个实施例被提供给所述多个相变存储器单元的，感测所述读出电流被设置导致电流供给电路的半导体存储器件，当与位于字线和位线的交叉点处的位线节点相关联的读取操作中， 流到连接到所述位线的泄漏电流的存储器单元时，读出操作，然后存储在电容器中存储的泄漏以产生对应于漏电流补偿电路的量的泄漏补偿电流施加到感测节点和泄漏补偿 以及读出放大器电路，用于将施加有电流的读出节点的电压与读出基准电压进行比较，以对所选存储单元执行数据读取操作。 根据本发明的半导体存储器件具有如下优点：通过在读取操作期间补偿泄漏电流而向选定位线提供补偿电流，可以抑制由泄漏电流引起的故障。

公开(公告)号：KR1020050120485A

公开(公告)日：2005-12-22

申请号：KR1020040045849

申请日：2004-06-19

Applicant: 삼성전자주식회사

Inventor： 조우영 ,  강상범

IPC: G11C13/02

CPC classification number: G11C13/0004 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/0078 ,  G11C2213/79

Abstract: 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍 방법이 개시된다. 본 발명의 실시예에 따른 프로그래밍 방법은, 반도체 메모리 장치의 프로그래밍 방법에 있어서, 제 1 전류에 응답하여 상기 메모리 장치로 제 2 전류를 인가하는 단계, 상기 메모리 장치의 데이터 라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되는 지를 판단하는 단계 및 상기 데이터 라인의 전압 레벨이 제 2 전압 레벨로 되면 상기 제 1 전류의 전류 량을 일정하게 유지시키는 단계를 구비한다. 상기 데이터 라인의 전압 레벨이 제 2 전압 레벨로 되는 순간은 상기 제 2 전류에 대응되는 전압 레벨이 상기 특정 메모리 셀의 상 변화 물질의 문턱 전압보다 커지는 순간이다. 상기 데이터 라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되는 지를 판단하는 단계는 상기 제 2 전류가 상기 상 변화 물질에 인가되는 동안 상기 데이터 라인의 전압을 검출한다. 상기 메모리 장치는 상 변화 물질을 구비하는 상 변화 메모리 장치이다. 상기 제 2 전류는 상기 메모리 장치의 셋 전류이다. 본 발명에 따른 반도체 메모리 장치 및 프로그래밍 방법은 상 변화 물질이 셋 상태로 변화되는 순간을 검출하여 상 변화 물질로 인가되는 셋 전류의 전류량을 제어함으로써 점차 좁아지고 있는 상 변화 물질의 셋 윈도우에도 불구하고 상 변화 물질을 안정된 셋 상태로 유지시킬 수 있는 장점이 있다.

公开(公告)号：KR1020050072229A

公开(公告)日：2005-07-11

申请号：KR1020040000603

申请日：2004-01-06

Applicant: 삼성전자주식회사

Inventor： 조우영 ,  최병길

IPC: G11C16/02

CPC classification number: G11C11/404 ,  G11C16/02 ,  G11C5/063 ,  G11C7/06

Abstract: A nonvolatile memory device includes a bit line, a pair of data lines and a plurality of scalable two transistor memory (STTM) cells. The memory cells are arranged between a pair of datalines so as to share the bit line. The memory device further includes a data line selection circuit and a sense amplification circuit. The data line selection circuit selects one of a pair of data lines, and the sense amplification circuit senses and amplifies a voltage difference between the bit line and the selected data line. Operation speed is increased, while improving device cell array structure.

公开(公告)号：KR1020050029013A

公开(公告)日：2005-03-24

申请号：KR1020030065023

申请日：2003-09-19

Applicant: 삼성전자주식회사

Inventor： 오형록 ,  조우영 ,  곽충근

IPC: G11C13/02

CPC classification number: G11C13/004 ,  G11C7/06 ,  G11C7/12 ,  G11C13/0004 ,  G11C13/0026 ,  G11C2013/0054 ,  G11C2207/005

Abstract: A data read circuit for use in a semiconductor memory and a method thereof are provided to prevent or minimize operation error of a sense amp during a data sensing operation mode. According to a data read circuit of a semiconductor memory comprising a unit cell constituted with one access transistor and one variable resistor, a selection unit(130) selects the unit cell in the memory cell array in response to an address signal. A clamping unit(110) is connected between a bit line connected to the unit cell and a sensing node, and supplies a clamp voltage of constant level to the bit line of the selected unit cell in response to a clamping control signal. A precharge unit(100) precharges the sensing node in response to a control signal of a first state applied during a precharge mode, and compensates the current reduction of the bit line connected to the selected unit cell through the sensing node in response to a control signal of a second state applied during a data sensing operation mode. And a sense amp unit(120) senses data stored in the unit cell by comparing a level of the sensing node with a reference level, while the control signal of the second state is applied to the precharge unit.

Abstract translation: 提供一种用于半导体存储器的数据读取电路及其方法，用于在数据感测操作模式期间防止或最小化读出放大器的操作误差。 根据包括由一个存取晶体管和一个可变电阻器构成的单位单元的半导体存储器的数据读取电路，选择单元（130）响应于地址信号选择存储单元阵列中的单位单元。 夹持单元（110）连接在与单位单元连接的位线和感测节点之间，并且响应于钳位控制信号向所选择的单位单元的位线提供恒定电平的钳位电压。 预充电单元（100）响应于在预充电模式期间施加的第一状态的控制信号而对感测节点进行预充电，并且响应于控制来补偿通过感测节点连接到所选择的单位单元的位线的当前减小 在数据感测操作模式期间施加的第二状态的信号。 而感测放大器单元（120）通过将感测节点的电平与参考电平进行比较来感测存储在单元中的数据，同时将第二状态的控制信号施加到预充电单元。

公开(公告)号：KR1020040091834A

公开(公告)日：2004-11-02

申请号：KR1020030025424

申请日：2003-04-22

Applicant: 삼성전자주식회사

Inventor： 오형록 ,  조우영 ,  김수연

IPC: G11C11/15

CPC classification number: G11C11/15

Abstract: PURPOSE: A magnetic random access memory is provided to enable a write operation in multiple input/output method and a defective cell redundancy operation in a row unit. CONSTITUTION: A digit line(130) is prolonged horizontally on a substrate, and a bit line(120) is prolonged vertically on the substrate. A magnetic memory cell(110) has a magnetic free layer whose long axis(a) is arranged horizontally and short axis(b) is arranged vertically on a cross space between the digit line and the bit line. The magnetic memory cell comprises a magnetic pinned layer which is arranged on the digit line and its magnetization direction is pinned along one direction, and a tunneling insulator arranged on the magnetic pinned layer, and the magnetic free layer arranged on the tunneling insulator and connected to the bit line electrically.

Abstract translation: 目的：提供磁性随机存取存储器，以便能够在多个输入/输出方法中进行写入操作，并在行单元中实现有缺陷的单元冗余操作。 构成：数字线（130）在衬底上水平延伸，并且位线（120）在衬底上垂直延伸。 磁存储单元（110）具有长轴（a）水平排列的无磁性层，并且短轴（b）垂直设置在数字线与位线之间的交叉空间上。 磁存储单元包括一个磁性钉扎层，它被布置在数字线上，其磁化方向沿一个方向固定，并且一个隧道绝缘体布置在磁性被钉扎层上，而磁性层布置在隧道绝缘体上并连接到 位线电气。

公开(公告)号：KR1020040012278A

公开(公告)日：2004-02-11

申请号：KR1020020045784

申请日：2002-08-02

Applicant: 삼성전자주식회사

Inventor： 조우영

IPC: G11C11/15

CPC classification number: G11C7/14 ,  G11C11/16

Abstract: PURPOSE: A magnetic random access memory is provided where a constant current flows a reference cell without regard to a bit line clamping voltage. CONSTITUTION: A memory array block(310) has magnetic memory cells arranged in rows and columns at a crossing point of a word line, a bit line and a digit line. A reference memory array block(320) has a magnetic memory cell arranged in rows and columns on a crossing point of the word line, the first and the second reference bit line and the digit line. A reference current supply(360) supplies a reference current to the above reference bit line in response to a bit line clamp voltage. And a sense amplifier(380) senses data value of the selected magnetic memory cell by comparing a current flowing to the bit line with the reference current of the reference bit line according to the magnetic memory cell data selected in the memory cell array block.

Abstract translation: 目的：提供磁性随机存取存储器，其中恒定电流流过参考单元而不考虑位线钳位电压。 构成：存储器阵列块（310）具有在字线，位线和数字线的交叉点处以行和列布置的磁存储单元。 参考存储器阵列块（320）具有在字线，第一和第二参考位线和数字线的交叉点上以行和列布置的磁存储单元。 参考电流源（360）响应于位线钳位电压向上述参考位线提供参考电流。 读出放大器（380）根据在存储单元阵列块中选择的磁存储单元数据，比较流向位线的电流与基准位线的参考电流，来感测所选磁存储单元的数据值。

公开(公告)号：KR1020020091958A

公开(公告)日：2002-12-11

申请号：KR1020010030783

申请日：2001-06-01

Applicant: 삼성전자주식회사

Inventor： 오형록 ,  조우영

IPC: G11C5/14

CPC classification number: G11C5/147 ,  G05F1/465 ,  G05F3/245

Abstract: PURPOSE: A circuit for generating an internal supply voltage in a semiconductor memory device is provided to stabilize an internal supply voltage by preventing a supply power level from being lowered under a high temperature. CONSTITUTION: An external reference voltage generation portion(40) generates a predetermined external reference voltage(VREF) according to an external voltage applied from the outside. An internal reference voltage generation portion(50) generates a predetermined internal reference voltage(VREFi) according to the predetermined external reference voltage(VREF) of the external reference voltage generation portion(40). A temperature compensation portion(60) compensates a level of the internal reference voltage(VREFi) of a predetermined level generated from the internal reference voltage generation portion(50) and outputs the compensated internal reference voltage level. An internal supply voltage driver portion(70) generates an internal supply voltage according to the compensated internal reference voltage.

Abstract translation: 目的：提供一种用于在半导体存储器件中产生内部电源电压的电路，以通过防止在高温下降低供电功率电平来稳定内部电源电压。 构成：外部参考电压产生部分（40）根据从外部施加的外部电压产生预定的外部参考电压（VREF）。 内部参考电压产生部分（50）根据外部参考电压产生部分（40）的预定外部参考电压（VREF）产生预定的内部参考电压（VREFi）。 温度补偿部分（60）补偿从内部参考电压产生部分（50）产生的预定电平的内部参考电压（VREFi）的电平，并输出补偿的内部参考电压电平。 内部电源电压驱动器部分（70）根据补偿的内部参考电压产生内部电源电压。