公开(公告)号：KR1020110027939A

公开(公告)日：2011-03-17

申请号：KR1020090085772

申请日：2009-09-11

Applicant: 삼성전자주식회사

Inventor： 장상환 ,  허성무 ,  유광석 ,  이영택 ,  조우영

IPC: G11C13/02 ,  G11C16/34 ,  G11C16/10

CPC classification number: G11C13/0004 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/0057 ,  G11C2013/0092 ,  G11C2213/56

Abstract: PURPOSE: A PRAM memory device, a memory system having the same, and a method of a programming PRAM memory device are provided to increase program efficiency by adjusting the number of applying a verification pulse and the interval of thereof. CONSTITUTION: In an PRAM memory device, a memory system having the same, and a method of a programming PRAM memory device, a write pulse is applied to phase-change memory cells. Write data is programmed in phase-change memory cells(S110) At least one verification pulse is applied to the phase-change memory cells. It is determined whether a phase-change memory cells is programmed or not(S120).

Abstract translation: 目的：提供PRAM存储器件，具有该存储器件的存储器系统和编程PRAM存储器件的方法，以通过调整施加验证脉冲的数量及其间隔来提高程序效率。 构成：在PRAM存储器件中，具有相同存储器的存储器系统和编程PRAM存储器件的方法将写入脉冲施加到相变存储器单元。 写入数据被编程在相变存储器单元中（S110）至少一个验证脉冲被施加到相变存储器单元。 确定相变存储单元是否被编程（S120）。

公开(公告)号：KR1020090017325A

公开(公告)日：2009-02-18

申请号：KR1020070081972

申请日：2007-08-14

Applicant: 삼성전자주식회사

Inventor： 이광진 ,  김두응 ,  조우영

IPC: G11C16/04 ,  G11C16/10 ,  G11C16/26

CPC classification number: G11C11/5678 ,  G11C13/0004 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/0054 ,  G11C2013/0071 ,  G11C2013/0078 ,  G11C2013/0092 ,  G11C2211/5622 ,  G11C2211/5641 ,  G11C2213/72 ,  G11C2213/79

Abstract: A driving method of a non-volatile memory device including a three-level non-volatile memory cell and a non-volatile memory device using the same are provided to increase a degree of integration by storing bits more than one bit in one non-volatile memory cell. A non-volatile memory device includes a first, second, and third non-volatile memory cells. Each of the first, second, and third non-volatile memory cells stores one of first, second, and third data(0,1,2). The first, second, and third data correspond to a first, second, and third resistance levels(L1,L2,L3), respectively. The first data and the third data are written respectively in the first non-volatile memory cell and the third non-volatile memory cell during a first period of a write operation. The second data are written in the second non-volatile memory cell during a second period of the write operation.

Abstract translation: 提供包括三电平非易失性存储器单元和使用其的非易失性存储器单元的非易失性存储器件的驱动方法，以通过在一个非易失性存储单元中存储超过一位的位来增加积分程度 记忆单元 非易失性存储器件包括第一，第二和第三非易失性存储器单元。 第一，第二和第三非易失性存储器单元中的每一个存储第一，第二和第三数据（0,1,2）中的一个。 第一，第二和第三数据分别对应于第一，第二和第三电阻电平（L1，L2，L3）。 在写入操作的第一周期期间，第一数据和第三数据被分别写入第一非易失性存储单元和第三非易失性存储单元。 在写入操作的第二周期期间，第二数据被写入第二非易失性存储单元。

公开(公告)号：KR100872165B1

公开(公告)日：2008-12-09

申请号：KR1020070050375

申请日：2007-05-23

Applicant: 삼성전자주식회사

Inventor： 박무희 ,  이광진 ,  김두응 ,  김혜진 ,  조우영

IPC: G11C5/14 ,  H01L21/8247 ,  H01L27/115

CPC classification number: G11C13/0038 ,  G11C7/04 ,  G11C11/5678 ,  G11C13/0004 ,  G11C13/004 ,  G11C29/02 ,  G11C29/026 ,  G11C29/028

Abstract: 저항체를 이용한 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 저장되는 데이터에 따라 저항 레벨이 변하는 비휘발성 메모리 셀, 제어 바이어스를 제공받아 비휘발성 메모리 셀에 리드 바이어스를 제공하여, 비휘발성 메모리 셀의 저항 레벨을 리드하는 리드 회로, 및 입력 바이어스를 제공받아 리드 회로에 제어 바이어스를 제공하되, 입력 바이어스에 대한 제어 바이어스의 기울기가 1보다 작은 제어 바이어스 발생 회로를 포함한다.
리드(read), 입력 바이어스, 제어 바이어스, 리드 바이어스 제공부

Abstract translation: 提供了一种使用电阻器的非易失性存储器件。 非易失性存储装置的读出电路是在一个非易失性存储单元提供的引线偏压接收提供了改变非易失性存储单元中，根据所保存的数据的控制偏差，读出的非易失性存储器单元的电阻电平的电阻水平，和 但接收提供输入偏置提供控制偏压施加到读出电路，该偏置控制的偏置控制输入的斜率包括多于一个的小的偏置产生电路。

公开(公告)号：KR100843210B1

公开(公告)日：2008-07-02

申请号：KR1020060107946

申请日：2006-11-02

Applicant: 삼성전자주식회사

Inventor： 조우영 ,  김두응 ,  강상범

IPC: G11C7/00

CPC classification number: G11C8/14 ,  G11C13/00 ,  G11C13/0023 ,  G11C13/0028 ,  G11C13/0069 ,  G11C2213/79

Abstract: 본 발명의 바람직한 실시예에 따른 저항 메모리 소자는 M 행의 워드 라인(word line)들, N 열의 비트 라인(bit line)들, M/2 행의 로컬 소스 라인(local source line)들 및 M 행 N 열의 저항 메모리 셀들을 구비한다. 상기 저항 메모리 셀들 각각은, 제 1 전극이 대응되는 비트 라인에 연결되는 저항 가변 소자 및 제 1 단자가 상기 저항 가변 소자의 제 2 전극에 연결되고 제 2 단자가 대응되는 로컬 소스 라인에 연결되며 제어 단자가 대응되는 워드 라인에 연결되는 셀 트랜지스터를 구비한다. 어느 1 행의 로컬 소스 라인은 이웃하는 2 행의 셀 트랜지스터들의 제 2 단자들에 공통적으로 연결된다.
저항 메모리 소자, 저항 가변체, 양방향, 로컬 소스 라인

公开(公告)号：KR100843144B1

公开(公告)日：2008-07-02

申请号：KR1020060131242

申请日：2006-12-20

Applicant: 삼성전자주식회사

Inventor： 오형록 ,  강상범 ,  조우영 ,  박준민

IPC: G11C16/30 ,  G11C16/26 ,  G11C16/06

CPC classification number: G11C7/12 ,  G11C5/145 ,  G11C8/18 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0026 ,  G11C13/003 ,  G11C2213/31 ,  G11C2213/72 ,  G11C2213/74 ,  G11C2213/76 ,  G11C2213/79

Abstract: 비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 다수의 제1 라인, 다수의 제2 라인 및 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이로, 각 비휘발성 메모리 셀은 각 제1 라인 및 각 제2 라인과 커플링된 메모리 셀 어레이, 다수의 비휘발성 메모리 셀 중 적어도 하나의 비휘발성 메모리 셀을 선택하는 선택 회로, 및 다수의 비휘발성 메모리 셀 중 선택된 비휘발성 메모리 셀과 커플링된 제1 라인에, 라이트 동작시에는 라이트 전압을 제공하여 비휘발성 메모리 셀에 데이터를 라이트하고, 리드 동작시에는 클램프 전압을 제공하여 제1 라인을 클램핑하는 제1 라인 레벨 조절부와, 리드 동작시 선택된 비휘발성 메모리 셀을 흐르는 셀 전류에 의해 발생하는 제1 라인의 레벨 감소를 보상하기 위해 제1 라인에 보상 전류를 제공하는 보상부와, 리드 동작시 제1 라인의 레벨과 기준 레벨을 비교하여 비교 결과를 출력하는 센스 앰프부를 포함하는 제1 라이트/리드 병합(mergence) 회로를 포함한다.
라이트/리드 병합 회로, 클램프

公开(公告)号：KR1020080054758A

公开(公告)日：2008-06-19

申请号：KR1020060127280

申请日：2006-12-13

Applicant: 삼성전자주식회사

Inventor： 오형록 ,  강상범 ,  조우영

IPC: G11C11/21

CPC classification number: G11C8/10 ,  G11C13/0007 ,  G11C13/0069 ,  G11C2013/0083 ,  G11C2013/0088 ,  G11C2013/009 ,  G11C2013/0092 ,  G11C2213/31 ,  G11C2213/32 ,  G11C2213/79 ,  G11C13/003 ,  G11C13/0038 ,  G11C13/004

Abstract: A resistive memory device is provided to form a filament stably by applying a proper filament forming voltage to each of a number of resistive memory cells. A number of word lines and a number of bit lines are arranged to cross with each other. A number of resistive memory cells(112) include a variable resistive material and an access device coupled between each word line and each bit line. A selection circuit(120) selects a resistive memory cell. A filament forming circuit(200) provides a filament forming voltage to the selected resistive memory cell through a bit line coupled to the selected resistive memory cell. The filament forming voltage increases from a fixed voltage level until a filament with a determined thickness is formed in a variable resistive material of the selected resistive memory cell.

Abstract translation: 提供电阻式存储器件以通过向多个电阻存储器单元中的每一个施加适当的丝状成形电压来稳定地形成灯丝。 多个字线和多个位线被布置成彼此交叉。 多个电阻存储单元（112）包括可变电阻材料和耦合在每个字线和每个位线之间的存取装置。 选择电路（120）选择电阻式存储单元。 灯丝形成电路（200）通过耦合到所选择的电阻性存储器单元的位线向所选择的电阻存储器单元提供灯丝形成电压。 灯丝形成电压从固定的电压电平增加，直到在所选择的电阻性存储器单元的可变电阻材料中形成具有确定厚度的灯丝。

公开(公告)号：KR100772904B1

公开(公告)日：2007-11-05

申请号：KR1020060097305

申请日：2006-10-02

Applicant: 삼성전자주식회사

Inventor： 노유환 ,  최병길 ,  조우영 ,  오형록

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G11C5/063 ,  G11C13/00 ,  G11C13/0004 ,  G11C2213/72 ,  H01L27/24 ,  Y10S977/754 ,  H01L27/2463

Abstract: A semiconductor memory device and a manufacturing method thereof are provided to improve the efficiency of memory cells by arranging variable resistance memory cells on every intersection between a local bit line and a local word line. Active lines are formed in a first direction on a silicon substrate to be apart from each other by a predetermined distance. Switching elements are formed to be apart from each other and contacted with upper portions of the respective active lines. Variable resistive elements are connected to the respective switching elements. Plural local bit lines(LBL0-LBL3) are formed on the variable resistive elements and connected to the respective variable resistive elements. Plural local word lines(LWL0-LWL3) are formed in the first direction to be apart from each other on the local bit lines. Plural global bit lines(GBL) are formed on the local word lines in a second direction. Plural global word lines(GWL) are formed in the first direction to be apart from each other on the global local bit lines.

Abstract translation: 提供了半导体存储器件及其制造方法，以通过在局部位线和局部字线之间的每个交叉点上布置可变电阻存储器单元来提高存储器单元的效率。 有源线在硅衬底上沿第一方向形成以彼此分开一预定距离。 开关元件形成为彼此分开并与相应有效线的上部接触。 可变电阻元件连接到相应的开关元件。 多个局部位线（LBL0-LBL3）形成在可变电阻元件上并连接到各个可变电阻元件。 多个本地字线（LWL0-LWL3）在第一方向上形成为在局部位线上彼此分开。 多个全局位线（GBL）在第二个方向上形成在本地字线上。 多个全局字线（GWL）在第一方向上形成为在全局局部位线上彼此分开。

公开(公告)号：KR100757410B1

公开(公告)日：2007-09-11

申请号：KR1020050086619

申请日：2005-09-16

Applicant: 삼성전자주식회사

Inventor： 이광진 ,  김두응 ,  강상범 ,  조우영

IPC: G11C13/02

CPC classification number: G11C5/145 ,  G11C7/1078 ,  G11C7/1096 ,  G11C11/5678 ,  G11C13/0004 ,  G11C13/0038 ,  G11C13/0069 ,  G11C2013/0078 ,  G11C2213/79

Abstract: 본 발명은 상 변화 메모리 장치에 관한 것이다. 본 발명에 따른 상 변화 메모리 장치는 상 변화 메모리 셀에 프로그램 전류를 공급하는 쓰기 드라이버와 프로그램 동작 시에 상기 쓰기 드라이버의 전류 공급 능력을 증가하기 위한 펌프회로를 포함한다. 상기 펌프회로는 외부 제어신호에 따라 프로그램 동작 전에는 보조 펌프만을 동작시키고, 프로그램 동작 시에는 보조 펌프와 메인 펌프를 동시에 동작시킨다. 본 발명에 의하면, 쓰기 드라이버에 펌프회로를 사용하더라도 프로그램 시간이 길어지지 않고, 전류 소모를 최소화할 수 있다.

公开(公告)号：KR100745600B1

公开(公告)日：2007-08-02

申请号：KR1020050105964

申请日：2005-11-07

Applicant: 삼성전자주식회사

Inventor： 노유환 ,  조우영 ,  최병길

IPC: G11C13/02

CPC classification number: G11C5/145 ,  G11C5/143 ,  G11C7/12 ,  G11C11/5678 ,  G11C13/0004 ,  G11C13/0026 ,  G11C13/004 ,  G11C2013/0057 ,  G11C2213/72

Abstract: 본 발명은 상 변화 메모리 장치에 관한 것이다. 본 발명에 따른 상 변화 메모리 장치는 메모리 셀, 승압 회로, 센스 앰프, 그리고 프리차지 회로를 포함한다. 상기 메모리 셀은 상 변화 물질을 갖는 기억소자 및 워드 라인에 연결되며 상기 메모리 셀을 선택하기 위한 선택소자를 포함한다. 승압 회로는 전원 전압을 입력받고 승압 전압을 발생한다. 센스 앰프는 비트 라인을 통해 상기 메모리 셀들에 연결되며, 센싱 동작 시에 상기 승압 전압을 입력받고 센싱 노드의 전압 레벨을 센싱한다. 프리차지 회로는 상기 비트 라인에 연결되며, 상기 센싱 동작 전에 상기 센싱 노드의 전압 레벨을 상기 승압 전압으로 프리차지 한다.
본 발명에 따른 상 변화 메모리 장치에 의하면, 읽기 동작 시에 센스 앰프의 센싱 마진을 충분히 확보할 수 있기 때문에 안정적인 읽기 동작을 수행할 수 있다.

Abstract translation: 相变存储器件技术领域本发明涉及相变存储器件。 根据本发明的相变存储器件包括存储单元，升压电路，读出放大器和预充电电路。 存储器单元包括具有相变材料的存储元件和耦合到字线并用于选择存储器单元的选择元件。 升压电路接收电源电压并产生升压电压。 感测放大器通过位线连接到存储单元，在感测操作时接收升压电压，并感测感测节点的电压电平。 预充电电路连接到位线并且在感测操作之前将感测节点的电压电平预充电到升高的电压。

公开(公告)号：KR100735525B1

公开(公告)日：2007-07-04

申请号：KR1020060001011

申请日：2006-01-04

Applicant: 삼성전자주식회사

Inventor： 김두응 ,  이창수 ,  조우영 ,  조백형 ,  최병길

IPC: G11C13/02

Abstract: A phase change memory device is provided to improve current driving capacity of a row driver by allowing a write current or a read current to flow to a ground voltage through a pull-down transistor located in a phase change memory cell array rather than through a word line with great self-resistance. A first memory block(BLK0) includes a number of phase change memory cells connected between a number of bit lines and a first word line, respectively. A second memory block(BLK1) includes a number of phase change memory cells connected between the bit lines and a second word line, respectively. A first and a second pull-down transistor(MN01,MN11) pull down the voltage level of the first and second word lines, and share one node. A first and a second pull-up transistor(MP0,MP1) pull up the voltage level of the first and second word lines.

Abstract translation: 提供相变存储器件以通过允许写电流或读电流通过位于相变存储单元阵列中的下拉晶体管而不是通过字流到地电压来提高行驱动器的电流驱动能力 具有很强的自我抵抗力。 第一存储块（BLK0）包括分别连接在多个位线和第一字线之间的多个相变存储单元。 第二存储块（BLK1）包括分别连接在位线和第二字线之间的多个相变存储单元。 第一和第二下拉晶体管（MN01，MN11）拉低第一和第二字线的电压电平，并共享一个节点。 第一和第二上拉晶体管（MP0，MP1）上拉第一和第二字线的电压电平。