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公开(公告)号：KR100506941B1
公开(公告)日：2005-08-05
申请号：KR1020030057368
申请日：2003-08-19
Applicant: 삼성전자주식회사
IPC: G11C16/16
Abstract: 더미 셀들을 갖는 플래쉬 메모리소자 및 그것의 소거방법들을 제공한다. 상기 소거방법은 반도체기판의 메인 셀 어레이 영역 내에 형성된 복수개의 평행한 메인 제어게이트 전극들에 제1 소거전압을 인가하는 것을 구비한다. 상기 메인 제어게이트 전극들은 제1 및 제2 최외곽 메인 제어게이트 전극들 및 이들 사이에 배치된 내부 메인 제어게이트 전극들을 구비한다. 상기 반도체기판에 상기 제1 소거전압보다 높은 제2 소거전압을 인가한다. 또한, 상기 제1 최외곽 메인 제어게이트 전극에 인접한 제1 더미 셀 어레이 영역 내의 제1 내부 더미 제어게이트 전극 및 상기 제2 최외곽 메인 제어게이트 전극에 인접한 제2 더미 셀 어레이 영역 내의 제2 내부 더미 제어게이트 전극에 상기 제2 소거전압보다 낮은 제3 소거전압을 인가한다. 상기 더미 셀 어레이 영역들 내의 더미 셀들의 터널 절연막은 상기 메인 셀 어레이 영역 내의 메인 셀들의 터널 절연막보다 두꺼울 수 있다. 한편, 상기 제1 및 제2 최외곽 메인 제어게이트 전극들은 각각 국부배선들을 통하여 상기 제1 및 제2 내부 더미 제어게이트 전극들에 전기적으로 연결될 수 있다.
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公开(公告)号：KR1020050075631A
公开(公告)日：2005-07-21
申请号：KR1020040003569
申请日：2004-01-17
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11541 , H01L27/11521 , H01L27/11543 , H01L27/11548
Abstract: 자기정렬 방식으로 플로팅 게이트를 형성하는 플래쉬 메모리 소자의 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 패드 산화막, 식각 방지막 및 희생 산화막을 포함하는 마스크 패턴을 형성한다. 마스크 패턴의 갭을 통하여 노출된 반도체 기판을 식각하여 트렌치를 형성한다. 상기 트렌치 및 갭을 완전히 채우면서 상부에서 제1 폭을 가지는 소자분리막을 형성한다. 희생 산화막을 제거하는 동시에 상기 소자분리막 상부의 폭을 상기 제1 폭 보다 작은 제2 폭으로 감소시킨다. 패드 산화막을 제거하여 반도체 기판의 상면을 노출시키는 동시에 상기 소자분리막 상부의 폭을 상기 제2 폭 보다 작은 제3 폭으로 감소시킨다. 상기 제3 폭의 상부를 가지는 소자분리막 사이에서 노출되는 반도체 기판 상면에 터널 산화막을 형성하고 그 위에 소자분리막에 의하여 자기정렬되는 플로팅 게이트를 형성한다.
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公开(公告)号：KR1019950001161B1
公开(公告)日：1995-02-11
申请号：KR1019920005624
申请日：1992-04-03
Applicant: 삼성전자주식회사
IPC: H01L29/772
Abstract: The method includes the steps of depositing and patterning a doped poly-Si film on an insulating substrate (10) to form a source region (12), depositing a thin semiconductor layer thereon to form a channel region (14), forming a gate insulating film (16) thereon, depositing and patterning a poly-Si on the film (16) to form a gate electrode (18), selfaligningly implanting impurities to form a drain region (25), forming a passivation film (22) and an ITO film (24) thereon, and forming a via-hole therein to deposit and pattern an Al film thereon to form source and drain electrodes (26,28). The method forms the source and drain regions at low temperature.
Abstract translation: 该方法包括以下步骤：在绝缘衬底（10）上沉积和图案化掺杂的多晶硅膜以形成源区（12），在其上沉积薄半导体层以形成沟道区（14），形成栅极绝缘 在其上沉积和图案化多晶硅以形成栅电极，自动注入杂质以形成漏极区域，形成钝化膜（22）和ITO 在其上形成通孔，以在其上沉积和图案化Al膜以形成源极和漏极（26,28）。 该方法在低温下形成源区和漏区。
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公开(公告)号：KR1019940016602A
公开(公告)日：1994-07-23
申请号：KR1019920024132
申请日：1992-12-14
Applicant: 삼성전자주식회사
IPC: H01L21/324
Abstract: 본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 인시츄어닐방식으로 비정질실리콘을 폴리실리콘화하는 방법으로 액정표시장치의 폴리실리콘 박막트랜지스터를 형성하기 위하여 비정질실리콘을 폴리실리콘으로 변형시키는 반도체장치의 제조방법에 있어서, 멀티챔버형 로드록시스템내의 동일한 진동상태에서 소정의 기판위에 비정실리콘을 증착하는 공정과 어닐공정이 차례로 인시튜방식으로 이루어지는 것을 특징으로 한다.
따라서 상기한 본 발명에 의하여 진공을 깨트리지 않는 동일한 로드록 챔버내에서 비정질실리콘의 증착공정과 어닐공정을 차례로 수행함으로써 비정질실리콘의 표면에 자연산화막이 성장되지 않게하여 입자의 크기가 균일하고 만족할만한 폴리실리콘을 형성시킬 수 있어, 폴리실리콘에서의 전하이동도가 향상되어 박막트랜지스터의 동작속도가 빨라지게 되며, 동작속도가 빠른 박막트랜지스터는 액정표시패널의 행과 열방향의 드라이버단, 또는 콘트롤러에 사용될 수가 있어서 액정표시패널의 폴리실리콘 박막트랜지스터를 동일 마스크 상에 설계할 수 있으므로 제조방법이 간단하고 제조비용이 저렴해지는 잇점이 있다.-
公开(公告)号：KR1020120065805A
公开(公告)日：2012-06-21
申请号：KR1020100127114
申请日：2010-12-13
Applicant: 삼성전자주식회사
IPC: G11C16/04 , G11C16/08 , H01L27/115
CPC classification number: H01L27/11521 , H01L27/11519 , H01L21/823425 , H01L27/11526
Abstract: PURPOSE: A nonvolatile memory device is provided to improve the performance of a common source line transistor by shortening an effective channel length of the common source line transistor than the effective channel length of a memory cell transistor. CONSTITUTION: A self aligned source active area intersects a memory cell active region and a common source active region to connect the common source active region to the memory cell active region on a semiconductor substrate. A word line(200) intersects the common source active region and the memory cell active region. A memory cell transistor(MCT) is formed at an intersection between the word line and the memory cell active region. A common source line transistor(CSLT) is formed at an intersection between the word line and the common source active region.
Abstract translation: 目的：提供一种非易失性存储器件，以通过缩短公共源极线晶体管的有效沟道长度而不是存储单元晶体管的有效沟道长度来改善公共源极线晶体管的性能。 构成：自对准源有源区与存储单元有源区和公共源有源区相交，以将公共源有源区连接到半导体衬底上的存储单元有源区。 字线（200）与公共源有源区和存储单元有效区相交。 存储单元晶体管（MCT）形成在字线和存储单元有源区之间的交叉点处。 公共源极线晶体管（CSLT）形成在字线和公共源有源区域之间的交叉点处。
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Patent Agency Ranking
公开(公告)号：KR1020080038920A
公开(公告)日：2008-05-07
申请号：KR1020060106457
申请日：2006-10-31
Applicant: 삼성전자주식회사
IPC: G02F1/1333 , G02F1/13357
CPC classification number: G02F1/133308 , G02F1/1336 , G02F2001/133311 , G02F2001/133325
Abstract: A backlight assembly having a protection film, and a method for assembling a liquid crystal display unit the same are provided to solve a problem of the related art that debris is introduced to a surface of a sheet of a backlight assembly in assembling the backlight assembly and a liquid crystal panel. A mold frame(600) receives a plurality of optical sheets(500) and includes the first and second regions(610,620). A plurality of protection films(700) are attached to on at least one surface of the mold frame. The protection films include the first film(710) disposed on the first region, and the second film(720) disposed on the second region. The first film includes a protrusion formed at one side thereof. The protrusion is formed at the other side that faces one side. A plurality of protrusions are formed at one side of the films.
Abstract translation: 提供一种具有保护膜的背光组件和用于组装其液晶显示单元的方法，以解决相关技术中的问题，即在组装背光组件时将碎片引入背光组件的表面，并且 液晶面板。 模具框架（600）容纳多个光学片（500）并且包括第一和第二区域（610,620）。 多个保护膜（700）附接到模架的至少一个表面上。 保护膜包括设置在第一区域上的第一膜（710）和设置在第二区域上的第二膜（720）。 第一膜包括在其一侧形成的突起。 突起形成在面向一侧的另一侧。 在膜的一侧形成多个突起。
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公开(公告)号：KR1020060089530A
公开(公告)日：2006-08-09
申请号：KR1020050010800
申请日：2005-02-04
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11521 , H01L21/28273 , H01L21/823437 , H01L27/11526
Abstract: 하프 리세스된 부유게이트를 갖는 메모리 셀이 제공된다. 상기 플래쉬 메모리 셀은 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역 내에 배치되어 상기 활성영역을 가로지르는 리세스된 영역이 제공된다. 상기 리세스된 영역의 상부를 가로지르는 제어게이트 전극이 제공된다. 상기 제어게이트 전극 및 상기 활성영역 사이에 개재되되, 상기 리세스된 영역을 채우고 상기 리세스된 영역의 일 측에 인접한 상기 활성영역의 상부면을 덮도록 연장된 하프 리세스된 부유게이트가 제공된다. 상기 플래쉬 메모리 셀의 제조방법 역시 제공된다.
부유게이트, 리세스, 평탄형, 플래쉬 메모리, 기생 커플링 커패시턴스, 프로그래밍-
公开(公告)号：KR1020030070965A
公开(公告)日：2003-09-03
申请号：KR1020020010440
申请日：2002-02-27
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method for fabricating a contact of a semiconductor device is provided to make the first conductive layer function as a barrier in an over-etch process for forming a contact by forming the first conductive layer in a resistive device region of a peripheral area. CONSTITUTION: The first conductive layer(14) functioning as an over-etch barrier layer is formed in the resistive device region of the peripheral area of a semiconductor substrate including an oxide layer. The second conductive layer(16) and an insulation layer are formed on the entire surface of the first conductive layer. The insulation layer and the second conductive layer are sequentially etched through a photolithography process to form a contact.
Abstract translation: 目的：提供一种用于制造半导体器件的接触的方法，以使第一导电层在用于通过在周边区域的电阻器件区域中形成第一导电层来形成接触的过蚀刻工艺中用作阻挡层。 构成：用作过蚀刻阻挡层的第一导电层（14）形成在包括氧化物层的半导体衬底的外围区域的电阻器件区域中。 第二导电层（16）和绝缘层形成在第一导电层的整个表面上。 通过光刻工艺依次蚀刻绝缘层和第二导电层以形成接触。
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公开(公告)号：KR1019950009797B1
公开(公告)日：1995-08-28
申请号：KR1019920011366
申请日：1992-06-27
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: The field induction drain (FID) TFT includes source and drain electrodes formed on an insulative substrate, a bottom gate which is placed between the source and drain electrodes and surrounded with a first gate insulating layer, a semiconductor layer formed on the source, drain electrodes and first gate insulating layer, a main gate whose length is shorter than that of the bottom gate, which is formed on the semiconductor layer having a second gate insulating layer therebetween, and a sub gate selectively superposed on the source and drain electrodes through a third insulating layer formed on the main gate and semiconductor layer.
Abstract translation: 场感应漏极（FID）TFT包括形成在绝缘衬底上的源极和漏极，设置在源极和漏极之间并被第一栅极绝缘层包围的底栅，形成在源极上的半导体层，漏极 以及第一栅极绝缘层，其长度比底部栅极短的主栅极，其形成在其间具有第二栅极绝缘层的半导体层上，以及通过第三栅极绝缘层选择性地重叠在源极和漏极上的子栅极 绝缘层形成在主栅极和半导体层上。
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