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公开(公告)号：KR100326942B1
公开(公告)日：2002-03-13
申请号：KR1020000002901
申请日：2000-01-21
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 무경계 콘택 구조체(borderless contact structure) 및 그 형성방법이 제공된다. 반도체기판의 소정영역에 반도체기판의 표면보다 높은 돌출부를 갖는 소자분리막이 형성되고, 소자분리막들 사이의 활성영역에 불순물 영역이 형성된다. 돌출부의 측벽에는 식각저지 스페이서(etch stop spacer)가 형성되고, 불순물 영역, 소자분리막 및 식각저지 스페이서 상에 식각저지막 및 층간절연막이 차례로 적층된다. 층간절연막 및 식각저지막을 관통하는 콘택홀이 형성되고, 콘택홀은 불순물 영역 및 불순물 영역과 인접하는 식각저지 스페이서을 노출시킨다.
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公开(公告)号：KR1019970018033A
公开(公告)日：1997-04-30
申请号：KR1019950029319
申请日：1995-09-07
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 콘택저항을 감소시키고, 신뢰성있게 형성할 수 있는 반도체 장치의 콘택홀 형성방법에 대해 기재되어 있다.
임의의 패턴이 형성되어 있는 반도체기판 상에 제1절연막을 형성하는 제1공정, 제1절연막을 식각하여 콘택홀을 형성하는 제2공정, 콘택홀이 형성된 결과물 상에 제2절연막을 형성하는 제3공정, 콘택홀 부위를 포함하도록 제2절연막을 패터닝하는 제4공정, 결과물 상에 도전층을 형성하고, 그 위에 제3절연막을 형성하는 제5공정, 콘택홀 부위의 제3절연막 및 도전층을 순차적으로 제거하는 제6공정, 콘택홀 부위에 노출된 상기 도전층의 측면에 선택적으로 절연막을 형성하는 제7공정 및 콘택홀 내에 남아 있는 제2절연막을 제거하는 제8공정을 포함하여 이루어진다.
따라서, 콘택홀의 사이즈의 감소에 의한 콘택저항의 증가를 방지할 수 있으며, 도전층간의 단락으로 인한 소자의 신뢰성 저하를 방지할 수 있다.-
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Patent Agency Ranking
公开(公告)号：KR100629364B1
公开(公告)日：2006-09-29
申请号：KR1020040114333
申请日：2004-12-28
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L21/8244
CPC classification number: H01L27/105 , H01L27/1052 , H01L27/11 , H01L27/1104 , H01L27/1116 , H01L27/115 , H01L27/11521 , H01L27/11546
Abstract: 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체 직접회로 소자들이 제공된다. 상기 소자들은 에스램 셀 영역, 플래쉬 메모리 셀 영역 및 로직 회로 영역을 갖는 집적회로 기판을 구비한다. 상기 에스램 셀 영역의 반도체 기판 상에 에스램 셀 게이트 패턴이 배치된다. 상기 에스램 셀 게이트 패턴은 차례로 적층된 메인 에스램 셀 게이트 전극 및 더미 에스램 셀 게이트 전극을 구비한다. 상기 플래쉬 메모리 셀 영역의 반도체 기판 상에 플래쉬 메모리 셀 게이트 패턴이 배치된다. 상기 플래쉬 메모리 셀 게이트 패턴은 차례로 적층된 부유 게이트 및 제어게이트 전극을 구비한다. 상기 로직 회로 영역의 반도체 기판 상에 로직 게이트 패턴이 배치된다. 상기 로직 게이트 패턴 역시 차례로 적층된 메인 로직 게이트 전극 및 더미 로직 게이트 전극을 갖는다. 상기 게이트 패턴들을 갖는 기판은 층간절연막으로 덮여진다. 상기 메인 에스램 셀 게이트 전극은 상기 층간절연막 및 더미 에스램 셀 게이트 전극을 관통하는 에스램 셀 국부배선에 전기적으로 접속되고, 상기 메인 로직 게이트 전극은 상기 층간절연막 및 더미 로직 게이트 전극을 관통하는 로직 게이트 배선에 전기적으로 접속된다. 상기 반도체 집적회로 소자의 제조방법들 역시 제공된다.
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公开(公告)号：KR1020040063192A
公开(公告)日：2004-07-14
申请号：KR1020030000514
申请日：2003-01-06
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: PURPOSE: A photolithography method for fabricating a semiconductor device is provided to eliminate characteristic ununiformity between a center region and an edge region of a wafer by performing an etch process of different etch rates on the edge region and the center region in a photolithography process. CONSTITUTION: A material for performing a unit process is etched to form a contact pattern only in the edge region of a wafer. A material for performing a unit process is etched to form a contact pattern only in the center region of the wafer. The etched quantity in the center region increases in forming the contact pattern in the edge region.
Abstract translation: 目的：提供一种用于制造半导体器件的光刻方法，以通过在光刻工艺中在边缘区域和中心区域上执行不同蚀刻速率的蚀刻工艺来消除晶片的中心区域和边缘区域之间的特性不均匀性。 构成：仅在晶片的边缘区域蚀刻用于进行单位处理的材料以形成接触图案。 蚀刻用于进行单位处理的材料，仅在晶片的中心区域形成接触图案。 在边缘区域形成接触图形时，中心区域的蚀刻量增加。
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公开(公告)号：KR1020010054136A
公开(公告)日：2001-07-02
申请号：KR1019990054789
申请日：1999-12-03
Applicant: 삼성전자주식회사
Inventor： 송준의
IPC: G11C11/414
CPC classification number: H01L27/11 , G11C11/412 , H01L27/1104 , Y10S257/909
Abstract: PURPOSE: A complete CMOS SRAM cell is provided to minimize the length of a bit line with a straight active region, and to increase a cell stability and to improve a leakage current characteristics of a node contact. CONSTITUTION: The first active region(102) and the second active region(103) are parallel each other and are formed on a semiconductor substrate. The third and the fourth active region(104,105) are formed in parallel each other between the first and the second active region. The third active region is arranged adjacent to the first active region, and the fourth active region is arranged between the third active region and the second active region. As a result, four active regions are parallel each other and form a straight line. The first and the second active region are formed on a p well region(101), and the third and the fourth active region are formed on an n well region. A word line(60) crosses the first and the second active region. And, the first transmission transistor(TA1) comprising a source/drain region(51) and a gate electrode(8) is formed on the first active region, and the second transmission transistor(TA2) comprising a source/drain region(55,56) and a gate electrode(10) is formed on the second active region. And, the transmission transistors are NMOS transistors.
Abstract translation: 目的：提供完整的CMOS SRAM单元，以最小化具有直线有源区域的位线的长度，并增加单元的稳定性并改善节点触点的漏电流特性。 构成：第一有源区（102）和第二有源区（103）彼此并联并形成在半导体衬底上。 第三和第四有源区（104,105）在第一和第二有源区之间彼此平行地形成。 第三有源区被布置为与第一有源区相邻，并且第四有源区被布置在第三有源区和第二有源区之间。 结果，四个活性区域彼此平行并形成直线。 第一和第二有源区形成在p阱区（101）上，第三和第四有源区形成在n阱区上。 字线（60）穿过第一和第二活动区域。 并且，在第一有源区上形成包括源极/漏极区域（51）和栅极电极（8）的第一透射晶体管（TA1），并且第二透射晶体管（TA2）包括源极/漏极区域（55， 56），并且在第二有源区上形成栅电极（10）。 并且，透射晶体管是NMOS晶体管。
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公开(公告)号：KR1020010010407A
公开(公告)日：2001-02-15
申请号：KR1019990029284
申请日：1999-07-20
Applicant: 삼성전자주식회사
Inventor： 송준의
IPC: H01L27/11
CPC classification number: H01L27/11 , H01L27/1104 , Y10S257/904
Abstract: PURPOSE: A complete complementary metal-oxide-semiconductor(CMOS) static random access memory(SRAM) cell is provided to increase an operating speed, by maximizing a pitch of a bit line. CONSTITUTION: The first and second active regions(3a,3b) are formed in a semiconductor substrate. A word line(5w) crosses the first and second regions in the second active region. The first and second gate electrodes(5a,5b) are in parallel with each other and disposed in a direction perpendicular to the word line while crossing the first and second active regions. A power line is disposed in parallel with the word line, electrically connected to the first common source region composed of the first active region between the first and second gate electrodes. A ground line is disposed in parallel with the word line, electrically connected to the second source region composed of the second active region between the first and second gate electrodes. The first and second bit lines are in parallel with each other and disposed in a direction perpendicular to the word line.
Abstract translation: 目的：提供完整的互补金属氧化物半导体（CMOS）静态随机存取存储器（SRAM）单元，以通过最大化位线的间距来提高工作速度。 构成：第一和第二有源区（3a，3b）形成在半导体衬底中。 字线（5w）穿过第二活动区域中的第一和第二区域。 第一和第二栅极电极（5a，5b）彼此平行并且在与第一和第二有源区域交叉的同时沿着与字线垂直的方向设置。 电源线与字线平行设置，电连接到由第一和第二栅电极之间的第一有源区组成的第一公共源极区。 地线与字线平行设置，电连接到由第一和第二栅电极之间的第二有源区组成的第二源极区。 第一和第二位线彼此平行并且设置在与字线垂直的方向上。
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公开(公告)号：KR1019990015459A
公开(公告)日：1999-03-05
申请号：KR1019970037585
申请日：1997-08-06
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 자기 정렬 콘택을 형성하기 위한 식각시에 발생하는 폴리머의 영향을 제거하는 반도체 장치의 자기 정렬 콘택 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 질화막 스페이서로 덮인 복수의 게이트 전극을 형성하고, 상기 결과물상에 산화막으로 이루어지는 층간 절연막을 형성하고, 상기 층간 절연막상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 산화막과 질화막과의 식각 선택비가 큰 조건하에서 상기 게이트 패턴 사이에 있는 상기 층간 절연막을 일부 식각하고, 상기 일부 식각된 층간 절연막상에 쌓여 있는 폴리머를 제거하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 산화막과 질화막과의 식각 선택비가 큰 조건하에서 상기 층간 절연막을 완전히 식각하여 상기 게이트 전극 사이에 콘택홀을 형성한다.
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