公开(公告)号：KR101827803B1

公开(公告)日：2018-02-09

申请号：KR1020170022257

申请日：2017-02-20

Applicant: 서강대학교산학협력단

Inventor： 최우영

IPC: H01L29/66 ,  H01L29/739 ,  H01L29/10 ,  H01L29/06

CPC classification number: H01L29/66356 ,  H01L29/0657 ,  H01L29/1033 ,  H01L29/7391

Abstract: 본발명의터널링전계효과트랜지스터의제조방법은 (a) 반도체기판상에동일평면에서상호이격된제1 및제2 타입의도핑영역들과각각이상기제1 및제2 타입의도핑영역들중 하나의일부로부터연장된도핑연장영역및 다른하나의도핑영역과상기도핑연장영역에접촉된진성영역을포함하는복수의채널들을형성하는단계및 (b) 상기도핑연장영역상에형성되고상기진성영역과접촉되도록상기복수의채널들상에게이트를형성하는단계를포함한다.

Abstract translation: 制造本发明的隧道型场效应晶体管的方法包括：（a）从所述相互间隔开的第一mitje第二类型掺杂区之一的一部分，并且每个在同一平面内的第二类型的至少一个基体1个mitje掺杂区的半导体衬底上 形成多个沟道，包括延伸掺杂延伸区和另一个掺杂区以及与掺杂延伸区接触的本征区;以及（b） 并在多个通道上形成一个门。

公开(公告)号：KR101733432B1

公开(公告)日：2017-05-25

申请号：KR1020150018900

申请日：2015-02-06

Applicant: 서강대학교산학협력단

Inventor： 최우영

IPC: H01L29/73 ,  H01L29/66

Abstract: 본발명은터널링전계효과트랜지스터에관한것으로, 종래게이트절연막대신터널링접합부위에는고유전율막을, 나머지부위에는에어갭으로형성함으로써, 터널링접합부위의에너지밴드경사를크게하여낮은구동전류해결은물론게이트와드레인사이의기생커패시턴스를최소화하여저전력고속동작이가능하고, 이극성동작문제를근본적으로해결할수 있게된 저전력터널링전계효과트랜지스터및 그제조방법에관한것이다.

公开(公告)号：KR101615556B1

公开(公告)日：2016-04-27

申请号：KR1020140066502

申请日：2014-05-30

Applicant: 서강대학교산학협력단

Inventor： 최우영

IPC: G06F7/02

Abstract: 본발명은디지털비교기에관한것으로, 일정전압이인가된하나이상의도전성빔 아래에복수개의비트입력라인과하나의출력라인이교차되도록함으로써, 비트입력라인에통해디지털입력신호가인가될때, 비트입력라인과교차하는부분에서의정전기력에의한인력과빔 고유의탄성력(복원력)으로빔이하방으로휘어졌다가복원하며동작하는전기기계디지털비교기를제공한다.

公开(公告)号：KR1020150069052A

公开(公告)日：2015-06-23

申请号：KR1020130154405

申请日：2013-12-12

Applicant: 서강대학교산학협력단

Inventor： 최우영

IPC: H01L21/768 ,  H01L21/336

Abstract: 본발명은순방향터널링에의한저전력터널링전계효과트랜지스터를제공하는것으로, 통상과달리소스영역과반대도전형을갖는베이스영역을더 구비하고드레인영역은소스영역과동일한도전형으로형성하되소스영역보다고농도도핑으로형성함으로써, 낮은구동전압에서는베이스영역과드레인영역사이순방향바이어스에의한터널링전류로저전력구동이가능함과동시에높은구동전압에서는열전자방출에의한전류도구동전류로할 수있어종래낮은구동전류의문제점을해소할수 있는효과가있다.

Abstract translation: 本发明涉及一种由于前向隧道引起的低功率隧道场效应晶体管。 其还包括与源极区域相反的导电性的基极区域和与源极区域具有相同导电性的漏极区域。 漏极区域的掺杂浓度高于源极的掺杂浓度。 低功率驱动可以通过隧道电流进行，这是由于漏极区域和基极区域之间在较低的驱动电压下的正向偏置。 同时，由于热电子发射引起的电流可以是高驱动电压下的驱动电流。 由此，可以解决现有的驱动电流低的问题。

公开(公告)号：KR101383760B1

公开(公告)日：2014-04-10

申请号：KR1020120080278

申请日：2012-07-23

Applicant: 서강대학교산학협력단

Inventor： 최우영

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 1층의 도전 층으로 수평방향으로 쓰기 워드라인, 비트라인 및 읽기 워드라인을 형성하고 비트라인의 일측에 캔틸레버 전극을 일체로 형성하여 쓰기 워드라인과 읽기 워드라인 사이로 수평 구동할 수 있게 한 수평 구동형 전기기계 메모리 소자 및 그 제조방법을 제공하고, 상기 수평 구동형 전기기계 메모리 소자를 단위 메모리 셀로 복수 개 배열한 2개 이상의 셀 스트링을 수평 및/또는 수직으로 적층하고, 상하층의 비트라인은 각 층의 라인 형성시 동시에 형성된 컨택 플러그를 통하여 수직하게 전기적으로 연결되는 구조를 갖는 수평 구동형 전기기계 메모리 소자 어레이를 제공한다.

公开(公告)号：KR101325639B1

公开(公告)日：2013-11-07

申请号：KR1020110090485

申请日：2011-09-07

Applicant: 서강대학교산학협력단

Inventor： 최우영

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 비트라인의 상부에 좌, 우측 캔틸레버 전극을 비트라인 방향으로 일부 이동(shift)시키며 서로 엇갈리게 좌우 비대칭이 되도록 형성함으로써, 1비트를 저장하기 위한 셀 면적의 증가 없이 비트간 간섭현상을 최소화시킬 수 있는 비대칭 Ｔ형 전기기계 메모리 소자를 제공한다.

公开(公告)号：KR1020130027120A

公开(公告)日：2013-03-15

申请号：KR1020110090485

申请日：2011-09-07

Applicant: 서강대학교산학협력단

Inventor： 최우영

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L21/28282 ,  H01L27/11578 ,  H01L29/66833 ,  H01L29/792 ,  H01L41/0926

Abstract: PURPOSE: An asymmetric T-type electro-mechanical memory device is provided to minimize interference between bits without increasing a cell area to store one bit by asymmetrically forming left and right cantilever electrodes on the upper side of a bit line. CONSTITUTION: A substrate(10) includes a predetermined flat plane. A bit line(26) is formed on the substrate in a first direction. Left and right main word lines(22,24) are separately formed around the bit line. A top insulation layer(30) is formed on the upper sides of the left and right main word lines. A sub word line(76) is vertically separated from the bit line and the top insulation layer. Left and right cantilever electrodes(66A,66B) are formed between the sub word line and the top insulation layer in a second direction.

Abstract translation: 目的：提供一种非对称T型机电存储器件，以最小化位之间的干扰，而不增加通过在位线上侧不对称地形成左，右悬臂电极而存储一位的单元面积。 构成：衬底（10）包括预定的平面。 在第一方向上在基板上形成位线（26）。 左右主字线（22,24）分别形成在位线周围。 顶部绝缘层（30）形成在左右主字线的上侧。 子字线（76）与位线和顶部绝缘层垂直分离。 在第二方向上，在副字线和顶绝缘层之间形成左右悬臂电极（66A，66B）。

公开(公告)号：KR101214975B1

公开(公告)日：2012-12-24

申请号：KR1020110090495

申请日：2011-09-07

Applicant: 서강대학교산학협력단

Inventor： 최우영

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L21/28282 ,  H01L27/11578 ,  H01L29/66833 ,  H01L29/792 ,  H01L41/0926

Abstract: PURPOSE: An asymmetric H type electric machine memory device is provided to prevent an interference phenomenon between bits by moving left and right upper side cantilever electrodes and left and right lower side cantilever electrodes to a bit line direction. CONSTITUTION: A bit line(70) is formed on a substrate in a first direction. Left and right side major word lines(62,64) are separated at constant interval while leaving a bit line in an interval. Upper and lower side insulating layers(51-54) are formed on the upper side and lower side of the left and right side major word lines, respectively. An upper side secondary word line is vertically separated from the bit line and the upper side insulating layer upwards and is formed in a second direction. A lower side secondary word line is vertically separated from the bit line and the lower side insulating layer downwards and is formed in the second direction.

Abstract translation: 目的：提供一种不对称的H型电机存储装置，通过将左右上悬臂电极和左右下悬臂电极移动到位线方向来防止位之间的干扰现象。 构成：在第一方向上在基板上形成位线（70）。 左和右侧主字线（62,64）以恒定间隔分开，而在间隔中留下位线。 上侧和下侧绝缘层（51-54）分别形成在左侧和右侧主要字线的上侧和下侧。 上侧辅助字线从位线和上侧绝缘层向上垂直分离并形成在第二方向上。 下侧辅助字线从位线和下侧绝缘层向下垂直分离并形成在第二方向上。

公开(公告)号：KR101085155B1

公开(公告)日：2011-11-18

申请号：KR1020100113653

申请日：2010-11-16

Applicant: 서강대학교산학협력단

Inventor： 최우영 ,  이우준

IPC: H01L27/108 ,  H01L21/8242 ,  H01L29/78 ,  H01L21/335

CPC classification number: H01L29/7391 ,  H01L27/108 ,  H01L29/66356

Abstract: PURPOSE: A 1T DRAM cell device using a tunneling field effect transistor is provided to form a potential well on a body by inserting a separation semiconductor between a source or drain area and a body area. CONSTITUTION: A semiconductor active area(10) of a square pillar has a preset height. The semiconductor active area includes a source area(11), a semiconductor area(16), a body area(14), and a drain area(18). A potential well is formed in the body area and stores holes. A gate(31,32) is formed on two parallel sides of the semiconductor active area while interposing a gate insulation layer(20). A separation insulation layer is filled in two parallel sides of the semiconductor area.

Abstract translation: 目的：提供使用隧道场效应晶体管的1T DRAM单元器件，通过在源极或漏极区域与体区之间插入分离半导体来在主体上形成势阱。 构成：方柱的半导体有源区（10）具有预设高度。 半导体有源区域包括源极区域（11），半导体区域（16），体区域（14）和漏极区域（18）。 在身体区域形成潜在的井，并存储孔。 栅极（31,32）形成在半导体有源区域的两个平行侧上，同时插入栅极绝缘层（20）。 隔离绝缘层填充在半导体区域的两个平行侧上。

公开(公告)号：KR101035537B1

公开(公告)日：2011-05-23

申请号：KR1020090097685

申请日：2009-10-14

Applicant: 서강대학교산학협력단

Inventor： 최우영

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 각 비트라인의 상부 또는 하부에 일측 혹은 좌우 대칭적으로 캔틸레버 전극을 2개까지 형성하고, 상부 보조 워드라인 또는 하부 보조 워드라인을 구비함으로써, 단위셀 당 2 비트까지 구현이 가능하면서도, 비트라인의 스트레스를 최소화 하여 구동 신뢰도를 높이며, 제조 공정의 난이도를 상당히 낮출 수 있는 전기기계 메모리 소자와 그 동작방법 및 제조방법에 관한 것이다.
전기기계, 메모리, 주요워드라인, 보조워드라인, 캔틸레버, cantilever