公开(公告)号：KR101355988B1

公开(公告)日：2014-01-29

申请号：KR1020120073370

申请日：2012-07-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42 ,  H03M13/15 ,  H03M13/27

Abstract: 본 발명은 연접 BCH 부호, 복호 및 다계층 복호 회로 및 방법, 이를 이용한 플래쉬 메모리 장치의 오류 정정 회로 및 플래쉬 메모리 장치에 관한 것으로, 플래쉬 메모리 장치를 위한 부호, 복호 및 다계층 복호를 통해서 오류 정도에 따라 지연 시간을 조정할 수 있다.
본 발명에 의한 연접 BCH 다계층 복호 회로는, 본 발명에 의한 연접 BCH 부호 회로는, 연접 BCH 부호 일부를 인가받아 BCH 복호를 수행하여 제 1 출력 BCH 부호 또는 그에 의해 보호되는 제 1 출력 데이터를 출력하는 제 1 스테이지 복호부; 상기 제 1 출력 BCH 부호 또는 상기 제1 출력 데이터를 두 개 이상의 블록(block)으로 나눠 디인터리빙(de-interleaving)하여 출력하는 디인터리빙부; 상기 디인터리빙부의 출력을 BCH 복호하여 제 2 출력 BCH 부호 또는 그에 의해 보호되는 제 2 출력 데이터를 출력하는 제 2 스테이지 복호부; 상기 제 2 출력 BCH 부호 또는 상기 제 2 출력 데이터를 두 개 이상의 블록으로 나눠 인터리빙하여 상기 제 1 스테이지 복호부로 출력하는 인터리빙부; 및 상기 제 1 및 제 2 스테이지 복호부의 동작 상태를 모니터링하여 복호 성공 블록을 파악하고, 복호 성공 블록에 대해서는 새로운 연접 BCH 부호를 입력받을 때 까지 전력 공급을 일시 차단하는 디코더 전력 제어부;를 포함하고 있다.

公开(公告)号：KR1020140006444A

公开(公告)日：2014-01-16

申请号：KR1020120073370

申请日：2012-07-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42 ,  H03M13/15 ,  H03M13/27

CPC classification number: G11C29/42 ,  G11C16/0483 ,  H03M13/152 ,  H03M13/27

Abstract: The present invention relates to a connected BCH coding and decoding, a multi-layer decoding circuit, a method, an error correction circuit of a flash memory device, and the flash memory device, capable of controlling delay time according to error degrees using multi-layer decoding, decoding, and coding for the flash memory. The present invention relates to the connected BCH multi-layer decoding circuit comprising: a first stage decoding unit for outputting first output data protected by executing the BCH decoding by receiving a part of the connected BCH code; a deinterleaving unit for outputting the first output data or the first output BCH code by dividing the first output BCH code or the first output data into two or more blocks; a second stage decoding unit for outputting second output data protected by a second output BCH code by decoding the output of the deinterleaving unit; an interleaving unit for outputting the second output BCH code or the second output data by dividing the second BCH code or the second output data into two or more blocks; and a decoder power control unit for temporally blocking the power supply until a new BCH code is received for a decoding success block and by obtaining the decoding success block by monitoring the operation condition of the first and the second stage decoding unit.

Abstract translation: 本发明涉及连接的BCH编码和解码，多层解码电路，方法，闪速存储器件的误差校正电路和闪速存储器件，能够根据误差度来控制延迟时间， 闪存的层解码，解码和编码。 本发明涉及连接的BCH多层解码电路，包括：第一级解码单元，用于通过接收所连接的BCH码的一部分来输出通过执行BCH解码保护的第一输出数据; 去交错单元，用于通过将第一输出BCH码或第一输出数据分成两个或更多个块来输出第一输出数据或第一输出BCH码; 第二级解码单元，用于通过对解交织单元的输出进行解码来输出由第二输出BCH码保护的第二输出数据; 交错单元，用于通过将第二BCH码或第二输出数据分成两个或更多个块来输出第二输出BCH码或第二输出数据; 以及解码器功率控制单元，用于暂时阻断电源，直到接收到用于解码成功块的新的BCH码，并且通过监视第一和第二级解码单元的操作条件来获得解码成功块。