公开(公告)号：KR101320686B1

公开(公告)日：2013-10-18

申请号：KR1020110120241

申请日：2011-11-17

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42

Abstract: 본 발명에 따른 메모리의 오류 정정 장치는 메모리 셀을 복수개 포함하는 메모리 코어, 상기 복수개의 메모리 셀 중 특정 메모리 셀로부터 읽힌 데이터에 대해 오류 발생 여부를 판별하기 위한 부가 정보를 결정하는 제어부, 상기 부가 정보를 상기 메모리 코어에 요청하여 상기 메모리 코어로부터 수신하는 제1입출력부, 상기 부가 정보로부터 상기 데이터의 신뢰도 정보를 추출하는 처리부, 및 상기 신뢰도 정보를 상기 처리부로부터 입력받아 출력하는 제2입출력부를 포함하고, 상기 부가 정보는 상기 메모리 코어에 포함된 복수개의 메모리 셀 중 상기 특정 메모리 셀에 간섭을 일으키는 적어도 하나 이상의 메모리 셀에 저장된 데이터를 포함한다.

公开(公告)号：KR1020130055095A

公开(公告)日：2013-05-28

申请号：KR1020110120623

申请日：2011-11-18

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/40 ,  H03M13/15

CPC classification number: G11C29/42 ,  G06F11/1068 ,  H03M13/152 ,  H03M13/27

Abstract: PURPOSE: A circuit and method for encoding, decoding, and multistage-decoding a concatenated BCH code, an error correcting circuit of a flash memory device using the same, and the flash memory device are provided to improve error correction performance by repetitively decoding an inner code and an outer code until an error is completely corrected. CONSTITUTION: A first stage code unit outputs a first output BCH code or a parity bit by receiving a part or the entire of data inputted to a flash memory core and performing a BCH encoding operation. An interleaving unit receives and interleaves the part or the entire of the data inputted to the flash memory core and outputs the interleaved data. A second stage code unit performs the BCH encoding operation of the BCH code or the data and outputs a second output BCH code or the parity bit.

Abstract translation: 目的：提供一种用于编码，解码和多级解码级联的BCH码的电路和方法，使用该BCH码的闪速存储装置的纠错电路和闪存装置，以通过重复地解码内部 代码和外部代码，直到错误被完全更正。 构成：第一级代码单元通过接收输入到闪速存储器核心的一部分或全部数据并执行BCH编码操作来输出第一输出BCH码或奇偶校验位。 交错单元接收并交错输入到闪速存储器核心的部分或全部数据并输出交错数据。 第二级代码单元执行BCH码或数据的BCH编码操作，并输出第二输出BCH码或奇偶校验位。

公开(公告)号：KR1020140006447A

公开(公告)日：2014-01-16

申请号：KR1020120073373

申请日：2012-07-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42 ,  H03M13/15 ,  H03M13/27

CPC classification number: G11C29/42 ,  G11C16/0483 ,  H03M13/152 ,  H03M13/27

Abstract: The present invention relates to a connected BCH code, a decode, a multi-layer code circuit and a method, an error correction circuit of a flash memory device using the same, and a flash memory device, capable of controlling delay time according to error degrees by executing the coding, the decoding, and the multi-layer decoding for the flash memory device. The present invention relates to a connected BCH multi-layer decoding circuit comprising: a first stage decoding unit for outputting a first output BCH code and a first output data protected by the first output BCH code by executing the BCH coding by receiving a part of the connected BCH code; a deinterleaving unit for outputting the first output BCH code or the first output data by dividing the first output BCH coding or the first output data into two or more blocks; a second stage decoding unit for outputting second output data protected by second output BCH coding by executing the BCH decoding in the output of the deinterleaving unit; an interleaving unit for outputting a second output BCH code or the second output data by dividing the second output BCH coding or the second output data into two or more blocks; and a decoder power control unit for temporally blocking power supply until the reception of a new connected BCH coding for a decoding success block and by obtaining the decoding success block by monitoring the operation state of the first and the second stage decoding unit.

Abstract translation: 本发明涉及连接的BCH码，解码，多层码电路和方法，使用该BCH码的闪存装置的纠错电路和能够根据错误控制延迟时间的闪存装置 通过执行用于闪速存储器件的编码，解码和多层解码。 连接的BCH多层解码电路技术领域本发明涉及一种连接的BCH多层解码电路，包括：第一级解码单元，用于通过执行BCH编码来输出第一输出BCH码和由第一输出BCH码保护的第一输出数据， 连接的BCH码; 去交错单元，用于通过将第一输出BCH编码或第一输出数据分成两个或更多个块来输出第一输出BCH码或第一输出数据; 第二级解码单元，用于通过在去交错单元的输出中执行BCH解码来输出由第二输出BCH编码保护的第二输出数据; 交错单元，用于通过将第二输出BCH编码或第二输出数据分成两个或更多个块来输出第二输出BCH码或第二输出数据; 以及解码器功率控制单元，用于在接收到用于解码成功块的新连接的BCH编码之前暂时阻断电源，并且通过监视第一和第二级解码单元的操作状态来获得解码成功块。

公开(公告)号：KR1020140006446A

公开(公告)日：2014-01-16

申请号：KR1020120073372

申请日：2012-07-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42 ,  H03M13/15 ,  H03M13/27

CPC classification number: G11C29/42 ,  G11C16/0483 ,  H03M13/152 ,  H03M13/27

Abstract: The present invention relates to coding, decoding, and multi-layer coding circuit and method for connected BCH, an error correction circuit of a flash memory device, and a flash memory device. The present invention relates to a connected BCH multi-layer decoding circuit comprising: a first stage decoding unit for outputting first output BCH coding and first output data protected by the first output BCH coding by receiving a part of the connected BCH coding and executing BCH decoding; a deinterleaving unit for outputting the first output BCH coding or the first output data by deinterleaving the first output BCH coding or the first output data after dividing them into two or more blocks; a second stage decoding unit for outputting second output BCH coding or second output data protected by the second output BCH coding by executing the BCH decoding in the output of the deinterleaving unit; an interleaving unit for outputting the second output BCH coding or the second output data by interleaving the second output BCH coding or the second output data after dividing them into two or more blocks; and an additional decoding unit for executing additional decoding for a decoding failure block by receiving decoding result information from the first and the second stage decoding unit and receiving the second BCH coding or the second output data protected by the second BCH coding.

Abstract translation: 本发明涉及用于连接的BCH的编码，解码和多层编码电路和方法，闪速存储器件的纠错电路和闪速存储器件。 本发明涉及一种连接的BCH多层解码电路，包括：第一级解码单元，用于通过接收一部分连接的BCH编码并执行BCH解码来输出第一输出BCH编码和受第一输出BCH编码保护的第一输出数据 ; 去交错单元，用于通过将第一输出BCH编码或第一输出数据分解为两个或更多个块来对其进行解交织来输出第一输出BCH编码或第一输出数据; 第二级解码单元，用于通过在去交错单元的输出中执行BCH解码来输出由第二输出BCH编码保护的第二输出BCH编码或第二输出数据; 交织单元，用于通过在将其分成两个或更多个块之后交织第二输出BCH编码或第二输出数据来输出第二输出BCH编码或第二输出数据; 以及附加解码单元，用于通过从第一和第二级解码单元接收解码结果信息并接收第二BCH编码或由第二BCH编码保护的第二输出数据来执行用于解码失败块的附加解码。

公开(公告)号：KR1020130054699A

公开(公告)日：2013-05-27

申请号：KR1020110120241

申请日：2011-11-17

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42

CPC classification number: G11C29/42 ,  G06F11/1008 ,  G11C7/1006

Abstract: PURPOSE: An apparatus and method for correcting errors in a memory are provided to improve performance by obtaining reliability information which is similar to a soft decision value without an additional memory chip. CONSTITUTION: A memory core includes a plurality of memory cells. A control unit(100) determines whether to require additional information to determine errors in data read from a specific memory cell among a plurality of memory cells. A first input and output unit(200) receives the required additional information from the memory core. A processing unit(500) extracts reliability information of the data from the additional information. A second input and output unit(600) receives and outputs the reliability information from the processing unit. [Reference numerals] (100) Control unit; (200) First input and output unit; (300) Flash memory core; (400) Pattern storage unit; (500) First input and output unit; (600) Second input and output unit; (AA) Additional information request

Abstract translation: 目的：提供一种用于校正存储器中的错误的装置和方法，以通过获得与没有附加存储器芯片的软判决值相似的可靠性信息来提高性能。 构成：存储器芯包括多个存储单元。 控制单元（100）确定是否需要附加信息来确定从多个存储器单元中的特定存储器单元读取的数据中的错误。 第一输入和输出单元（200）从存储器核心接收所需的附加信息。 处理单元（500）从附加信息中提取数据的可靠性信息。 第二输入和输出单元（600）从处理单元接收并输出可靠性信息。 （附图标记）（100）控制单元; （200）第一输入输出单元; （300）闪存内核; （400）图案存储单元; （500）第一输入输出单元; （600）第二输入输出单元; （AA）附加信息请求

公开(公告)号：KR101355986B1

公开(公告)日：2014-01-29

申请号：KR1020120073371

申请日：2012-07-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42 ,  H03M13/15 ,  H03M13/27

Abstract: 본 발명은 연접 BCH 부호, 복호 및 다계층 복호 회로 및 방법, 이를 이용한 플래쉬 메모리 장치의 오류 정정 회로 및 플래쉬 메모리 장치에 관한 것으로,
본 발명에 의한 연접 BCH 복호 회로는, 플래쉬 메모리 장치로부터 제공되는 저장 데이터 일부를 인가받아 BCH 복호를 수행하여 제1 출력 BCH 부호 또는 그에 의해 보호되는 제1 출력 데이터를 출력하는 제1 스테이지 복호부; 상기 제1 출력 BCH 부호 또는 제1 출력 데이터를 두 개 이상의 블록으로 나눠 인터리빙하여 상기 제1 출력 BCH 부호 또는 제1 출력 데이터의 방향성을 변환하는 제1 인터리빙부; 상기 제1 인터리빙부의 출력을 인가받아 BCH 복호를 수행하여 제2 출력 BCH 부호 또는 그에 의해 보호되는 제2 출력 데이터를 출력하는 제2 스테이지 복호부; 상기 제2 출력 BCH 부호 또는 제2 출력 데이터를 두 개 이상의 블록으로 나눠 인터리빙하여 상기 제2 출력 BCH 부호 또는 제2 출력 데이터의 방향성을 변환하는 제2 인터리빙부; 상기 제2 인터리빙부의 출력을 인가받아 BCH 복호를 수행하여 제3 출력 BCH 부호 또는 그에 의해 보호되는 제3 출력 데이터를 출력하는 제3 스테이지 복호부; 및 상기 제3 출력 BCH 부호 또는 제3 출력 데이터를 두 개 이상의 블록으로 나눠 인터리빙하여 상기 제3 출력 BCH 부호 또는 제3 출력 데이터의 방향성을 변환한 후 상기 제1 스테이지 복호부로 출력하는 제3 인터리빙부를 포함하고 있다.

Abstract translation: 本发明涉及一种串联的BCH码，使用该电路的快闪存储器件的解码和多层解码电路和方法，纠错电路以及闪存器件，

公开(公告)号：KR101355982B1

公开(公告)日：2014-01-29

申请号：KR1020120073373

申请日：2012-07-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42 ,  H03M13/15 ,  H03M13/27

Abstract: 본 발명은 연접 BCH 부호, 복호 및 다계층 복호 회로 및 방법, 이를 이용한 플래쉬 메모리 장치의 오류 정정 회로 및 플래쉬 메모리 장치에 관한 것으로, 플래쉬 메모리 장치를 위한 부호, 복호 및 다계층 복호를 통해서 오류 정도에 따라 지연 시간을 조정할 수 있다.
본 발명에 의한 연접 BCH 다계층 복호 회로는, 본 발명에 의한 연접 BCH 부호 회로는, 연접 BCH 부호 일부를 인가받아 BCH 복호를 수행하여 제 1 출력 BCH 부호 또는 그에 의해 보호되는 제 1 출력 데이터를 출력하는 제 1 스테이지 복호부; 상기 제 1 출력 BCH 부호 또는 상기 제1 출력 데이터를 두 개 이상의 블록(block)으로 나눠 디인터리빙(de-interleaving)하여 출력하는 디인터리빙부; 상기 디인터리빙부의 출력을 BCH 복호하여 제 2 출력 BCH 부호 또는 그에 의해 보호되는 제 2 출력 데이터를 출력하는 제 2 스테이지 복호부; 상기 제 2 출력 BCH 부호 또는 상기 제 2 출력 데이터를 두 개 이상의 블록으로 나눠 인터리빙하여 상기 제 1 스테이지 복호부로 출력하는 인터리빙부; 및 상기 제 1 및 제 2 스테이지 복호부의 동작 상태를 모니터링하여 복호 성공 블록을 파악하고, 복호 성공 블록에 대해서는 새로운 연접 BCH 부호를 입력받을 때 까지 전력 공급을 일시 차단하는 디코더 전력 제어부;를 포함하고 있다.

Abstract translation: 本发明级联BCH码，解码和多层解码电路和方法，与所述闪速存储器装置的该纠错电路和涉及一种快闪存储器装置，通过代码，解码错误率，和多层解码为快闪存储器装置 延迟时间可以相应调整。

公开(公告)号：KR1020140006445A

公开(公告)日：2014-01-16

申请号：KR1020120073371

申请日：2012-07-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42 ,  H03M13/15 ,  H03M13/27

CPC classification number: G11C29/42 ,  G11C16/0483 ,  H03M13/152 ,  H03M13/27

Abstract: The present invention relates to a connected BCH coding, a decoding, a multi-layer coding circuit, a method, an error correction circuit of a flash memory device, and the flash memory device. The present invention relates to the connected BCH coding circuit comprising: a first stage decoding unit for outputting first output data protected by a first output BCH coding by executing the BCH coding by receiving storage data provided from the flash memory device; a first interleaving unit for converting the direction of the first output data or the first output BCH coding by dividing the first output BCH coding or the first output data into two or more blocks; a second stage decoding unit for outputting second output data protected by a second output BCH coding by executing the BCH coding by receiving the output of the first interleaving unit; a second interleaving unit for converting the direction of second output data or the second output BCH coding by dividing the second output BCH coding or the second output data into two or more blocks; a third stage decoding unit for outputting third output data protected by a third output BCH coding by executing the BCH coding by receiving the output of the second interleaving unit; and a third interleaving unit for converting the direction of third output data or the third output BCH coding by dividing the third output BCH coding or the third output data into two or more blocks.

Abstract translation: 本发明涉及连接的BCH编码，解码，多层编码电路，方法，闪速存储器件的纠错电路和闪速存储器件。 本发明涉及连接的BCH编码电路，包括：第一级解码单元，用于通过接收从闪速存储器件提供的存储数据来输出通过执行BCH编码由第一输出BCH编码保护的第一输出数据; 第一交错单元，用于通过将第一输出BCH编码或第一输出数据分成两个或更多个块来转换第一输出数据的方向或第一输出BCH编码; 第二级解码单元，用于通过接收第一交织单元的输出，通过执行BCH编码来输出由第二输出BCH编码保护的第二输出数据; 第二交错单元，用于通过将第二输出BCH编码或第二输出数据分成两个或更多个块来转换第二输出数据的方向或第二输出BCH编码; 第三级解码单元，用于通过接收第二交织单元的输出，通过执行BCH编码来输出由第三输出BCH编码保护的第三输出数据; 以及第三交错单元，用于通过将第三输出BCH编码或第三输出数据分成两个或更多个块来转换第三输出数据或第三输出BCH编码的方向。

公开(公告)号：KR101320684B1

公开(公告)日：2013-10-18

申请号：KR1020110120623

申请日：2011-11-18

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/40 ,  H03M13/15

Abstract: 본 발명은 연접 BCH 부호, 복호 및 다계층 복호 회로 및 방법, 이를 이용한 플래쉬 메모리 장치의 오류 정정 회로 및 플래쉬 메모리 장치에 관한 것으로, 플래쉬 메모리 장치를 위한 부호, 복호 및 다계층 복호를 통해서 오류 정도에 따라 지연 시간을 조정할 수 있다.
본 발명에 의한 연접 BCH 다계층 복호 회로는, 연접 BCH 부호 일부를 인가받아 BCH 복호를 수행하여 제 1 출력 BCH 부호 또는 그에 의해 보호되는 제 1 출력 데이터를 출력하는 제 1 스테이지 복호부와, 상기 제 1 출력 BCH 부호 또는 상기 제1 출력 데이터를 두 개 이상의 블록(block)으로 나눠 디인터리빙(de-interleaving)하여 출력하는 디인터리빙부와, 상기 디인터리빙부의 출력을 BCH 복호하여 제 2 출력 BCH 부호 또는 그에 의해 보호되는 제 2 출력 데이터를 출력하는 제 2 스테이지 복호부와, 상기 제 2 출력 BCH 부호 또는 상기 제 2 출력 데이터를 두 개 이상의 블록으로 나눠 인터리빙하여 상기 제 1 스테이지 복호부로 출력하는 인터리빙부 및, 상기 제 1 및 제 2 스테이지 복호부에서 복호 실패 정보를 인가받고 상기 제 2 출력 BCH 부호 또는 그에 의해 보호되는 제 2 출� � 데이터를 인가받아 복호 실패 블록에 대해 추가 복호를 실행하는 추가 복호부를 포함하고 있다.

公开(公告)号：KR101357544B1

公开(公告)日：2014-02-05

申请号：KR1020120073372

申请日：2012-07-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42 ,  H03M13/15 ,  H03M13/27

Abstract: 본 발명은 연접 BCH 부호, 복호 및 다계층 복호 회로 및 방법, 이를 이용한 플래쉬 메모리 장치의 오류 정정 회로 및 플래쉬 메모리 장치에 관한 것으로, 본 발명에 의한 연접 BCH 다계층 복호 회로는, 연접 BCH 부호 일부를 인가받아 BCH 복호를 수행하여 제 1 출력 BCH 부호 또는 그에 의해 보호되는 제 1 출력 데이터를 출력하는 제 1 스테이지 복호부와, 상기 제 1 출력 BCH 부호 또는 상기 제1 출력 데이터를 두 개 이상의 블록(block)으로 나눠 디인터리빙(de-interleaving)하여 출력하는 디인터리빙부와, 상기 디인터리빙부의 출력을 BCH 복호하여 제 2 출력 BCH 부호 또는 그에 의해 보호되는 제 2 출력 데이터를 출력하는 제 2 스테이지 복호부와, 상기 제 2 출력 BCH 부호 또는 상기 제 2 출력 데이터를 두 개 이상의 블록으로 나눠 인터리빙하여 상기 제 1 스테이지 복호부로 출력하는 인터리빙부 및, 상기 제 1 및 제 2 스테이지 복호부에서 복호 결과 정보(실패 또는 성공)를 인가받고 상기 제 2 출력 BCH 부호 또는 그에 의해 보호되는 제 2 출력 데이터를 인가받아 복호 실패 블록에 대해 추가 복호를 실행하는 추가 복호부를 포함하고 있다.

Abstract translation: 本发明级联BCH码，解码和多层解码电路和方法，涉及此，根据本发明的误差校正电路和使用该闪存器件的闪存器件，级联BCH多层解码电路，所述级联BCH码部 它接收到所述第一级的解码部和所述第一输出BCH码或第一输出数据到一个以上的块的第一输出数据输出到第一输出BCH码或保护，从而执行BCH解码（块 ）到解交织（解交织）分发到输出，用于输出第二输出数据是所述第二输出BCH码的第二级的解码部，或通过将其以BCH解码的解交织的输出处提供的解交织单元和 ，第二输出到BCH码或所述第二交织的输出数据分成第一阶段解码部分的两个或多个块 交织单元，用于输出，并且第一和第二接收解码结果信息被接收的阶段解码单元上（失败或成功）是第二输出数据是所述第二输出BCH码，或通过将其用于解码失败块提供 另外还有一个解码单元用于执行额外的解码。