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公开(公告)号：KR100221528B1
公开(公告)日：1999-09-15
申请号：KR1019960066259
申请日：1996-12-16
IPC: H04L12/28
Abstract: 본 발명은 회선분배장치를 중심노드로 하는 동기식 전송망에 관한 것으로서, 종래 전송망처럼 단국형 장치들 만으로 망을 구성했을 경우 현재 서비스 중인 채널의 신호상태가 의심이 갈때 이를 시험할 수 있는 방법으로 전화상의 연락을 통해 현재 서비스 중인 신호에 대해 상대국에서 수작업으로 신호를 루프백시켜 돌아오는 신호의 상태를 보던지 상대국의 입력 단에서 신호를 끊고 감쇄기능을 통해 신호의 상태를 계기로 보는 비 효율적인 방법을 사용하였으므로 상기 문제점을 해결하기 위한 본 발명은 동기식 전송에서 적용되고 있는 각 신호 계위에 따른 의사랜덤 패턴 시험 신호 발생 및 송신기능과 시험신호 수신기능 및 검출기능을 이용하여 비절단 시험상태와 절단시험 상태에서 장치의 타 기능블럭 및 타 국사의 동기식 전송망 노드들의 기능 들에 의해 전송 경로를 자동으로 설정하여 경로의 장애정보와 성능정보를 추출하고 종합하여 채널의 종단과 종단간 연결에 개입된 다중, 분기, 분배 및 다중화 기능 또는 인접 기능간의 접속상태를 확인할 수 있도록 하고 전송경로의 장애 또는 성능 저하의 요인이 되는 지점을 자동으로 찾아 분리해 낼 수 있도록 함으로써 시험 엑세스 기능을 바탕으로 회선 분배장치 내에서 발생한 장애 또는 미 접속 및 잘못된 접속 등을 판단할 수 있으며, 회선분배 장치 외부와 연결되어 있는 인접 전송노드 및 종단과 종단간 연결의 경로에 대한 성능 정보와 장애 원인 및 장애 위치 등을 분석하여 종합적인 정보를 제공함으로써 망상에서 전송로의 성능 향상 및 신뢰성 있는 정보 서비스의 제공으로 전송망을 효율적으로 이용할 수 있게 된다.
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公开(公告)号：KR100138063B1
公开(公告)日：1998-06-15
申请号：KR1019940036989
申请日：1994-12-23
Abstract: 본 발명의 목적은 단순화한 프로토콜을 갖는 프로세서간 통신장치를 제공하는데 있으며, 상기 목적을 달성하기 위하여 본 발명은, 버스의 분산중재방식을 상용화한 칩을 각 프로세서 보드에 두어 중재기(1)로 사용하고, 송수신단에서 메세지의 일시적인 저장을 위해 FIFO 메모리(3,7)를 두고 BTL(Backplane Transceiver Logic:74FB2040)로 구성된 버스 트랜시버(6)와 버스 리시버(11)를 통해 8bit의 병렬 데이타로 메세지를 전달하고 접수하며, 중재기(1)의 제어 FIFO메모리(3, 7) 및 트랜시버 및 리시버(6, 11)제어, 그리고 프로세서간 송수신절차 제어를 담당하는 송신 모듈 상태천이 제어기(5)와 수신모듈 상태천이 제어기(10)의 회로를 FPGA(Field Programmable Gate Array)에 내장 구현하여 단순화한 프로토콜을 갖는 프로세서간 통신장치로 구현하였다.
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公开(公告)号：KR1019950012509B1
公开(公告)日：1995-10-18
申请号：KR1019930030005
申请日：1993-12-27
IPC: G06F13/36
Abstract: The circuit includes master and slave boards. The master board comprises: a bus use demand arbitration unit for receiving a transmission demand depending upon an interrupt generating signal from a plurality of slave processors through a multi-function chip, and selecting a specific slave processor by the arbitration of the multifunction chip, the bus use demand arbitration unit being controlled by the central processing unit; a bus control and DSACK generating unit for controlling an open/close operation of a data or address buffer during access of a DPRAM, transmitting a chip selecting signal to a slave board, sending the chip selecting signal to the bus use demand arbitration unit, and producing a data transfer and size acknowledge signal in a predetermined time in order to adjust the cycle and the synchronization of the CPU, the bus control and DSACK generating unit being controlled by the CPU; and a master board buffer unit for receiving the signal of the DSACK generating unit, and controlling addresses, data, and buffering of the control signal. The slave board comprises a DPRAM peripheral circuit for separating address, data and control signal lines in the direction of the master of the DPRAM from those of the direction of the slave thereof in order to avoid collision therebetween, the DPRAM peripheral circuit being controlled by the CPU; a bus control circuit for controlling the bus of the DPRAM peripheral circuit, the bus control circuit being controlled by the CPU; and a maser state watching circuit for watching the interrupt of the master board before the slave demands the transmission, and if the master is transmitting the data to the slave, preventing the slave from being a new transmission.
Abstract translation: 电路包括主板和从板。 主板包括：总线使用请求仲裁单元，用于通过多功能芯片接收来自多个从属处理器的中断产生信号的传输需求，以及通过多功能芯片的仲裁来选择特定从属处理器， 总线使用需求仲裁单元由中央处理单元控制; 总线控制和DSACK生成单元，用于在DPRAM访问期间控制数据或地址缓冲器的打开/关闭操作，向子板发送芯片选择信号，将芯片选择信号发送到总线使用请求仲裁单元;以及 在预定时间内产生数据传送和尺寸确认信号，以便调整由CPU控制的CPU，总线控制和DSACK生成单元的周期和同步; 以及主板缓冲单元，用于接收DSACK生成单元的信号，并控制控制信号的地址，数据和缓冲。 从板包括一个DPRAM外围电路，用于将DPRAM主设备的方向上的地址，数据和控制信号线与其从站的方向分离，以避免它们之间的碰撞，DPRAM外围电路由 中央处理器; 用于控制DPRAM外围电路的总线的总线控制电路，总线控制电路由CPU控制; 以及用于在从机要求发送之前观察主板的中断的主控状态监视电路，并且如果主机正在向从机发送数据，则防止从机成为新的传输。
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公开(公告)号：KR1019950012503B1
公开(公告)日：1995-10-18
申请号：KR1019930028323
申请日：1993-12-17
IPC: G06F13/18
Abstract: an AND processing unit for inputting a plurality of bus right demand signals and transmitting the signals to the CPU; first to third inverters for inputting the signals of the bus right demand signals one by one; first to third OR processing units for inputting a bus demand enable signal; first to third SR flip-flops for inputting outputs of the first to third inverters to a set terminal, and also inputting outputs of the first to third SR flip-flops to a reset terminal; and fourth to sixth OR processing units for receiving the outputs of the first to third SR flip-flops to be inverted, and a bus right allowance signal from the CPU to thereby provide the bus right allowance signal to a bus master chip.
Abstract translation: AND处理单元，用于输入多个总线正确请求信号并将该信号发送到CPU; 第一至第三逆变器，用于逐一输入总线权利要求信号的信号; 第一至第三OR处理单元，用于输入总线需求使能信号; 用于将第一至第三反相器的输出输入到设定端子的第一至第三SR触发器，以及将第一至第三SR触发器的输出输入到复位端子; 以及第四至第六OR处理单元，用于接收要反相的第一至第三SR触发器的输出，以及来自CPU的总线权限允许信号，从而向总线主控芯片提供总线权限允许信号。
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公开(公告)号：KR1019950020180A
公开(公告)日：1995-07-24
申请号：KR1019930028323
申请日：1993-12-17
IPC: G06F13/18
Abstract: 본 발명은, 동등한 레벨에서 먼저 버스사용권을 요구한 버스 마스타가 버스사용권을 사용할 수 있도록 하고, 간단한 로직으로 구현하여 비용절감의 효과를 갖는 우선 발생순 버스 사용권 중재회로를 제공하는데 그 목적이 있으며, 동일한 기능이나 지위의 버스마스타들을 여러개 인터이스할 경우 차별화된 우선순위 방식이 아닌 우선발생순으로 버스 사용권을 중재하는 회로를 구현하되 간단한 SR 플립플롭과 인버터 및 OR 게히트로 구성하여 경제성을 높였고, 우선 순위가 필요없는 같은 기능 및 지위의 버스 마스타들에게 효율적인 방식인 우선 발생순위 중재 방식이 가능하도록 하였다.
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Patent Agency Ranking16.发明授权멀티레이어 패킷 스위치 시스템에 있어서 네트웍 프로세싱모듈의 인터페이스 방법 및 이를 위한 멀티레이어 패킷스위치 시스템 失效多层分组交换机系统和多层分组交换机系统中网络处理模块的接口方法
公开(公告)号：KR100363886B1
公开(公告)日：2002-12-11
申请号：KR1019990062377
申请日：1999-12-27
Applicant: 한국전자통신연구원
IPC: H04L12/801 , H04L12/933
Abstract: 본발명은멀티레이어기능을수행하는스위치시스템에있어서라우팅프로토콜과관련된패킷들의처리효율을높일수있는인터페이스방법및 이를위한멀티레이어패킷스위치시스템에관한것이다. 본발명에서는네트웍프로세싱모듈의 CPU에서처리되어야하는데이터들중에서입출력모듈및 스위치패브릭모듈의시스템관련데이터(RMON, 시스템구성, 시스템제어등)와라우팅프로토콜과관련된라우팅데이터(IGMP, ICMP, ARP 등)를분리하여, 시스템관련데이터는기존의방법과같이 CPU 버스를이용하고, 라우팅관련데이터는일반데이터패킷과마찬가지로스위치패브릭모듈을거친후 이더넷(Ethernet) 프로토콜을이용하여인터페이스한다. 이를위해라우팅관련데이터의인터페이스경로를제공하는이더넷콘트롤모듈을포함하는멀티레이어패킷스위치시스템을제공한다. 본발명이제안하는인터페이스방법은네트웍프로세싱모듈이 CPU 버스를통하여시스템관련데이터를엑세스하는동안네트웍프로세싱모듈의 CPU는대기상태로있지않고라우팅관련데이터를처리할수 있다. 따라서종래의네트웍프로세싱모듈의인터페이스방법에서 CPU가시스템관련데이터들을엑세스하는동안라우팅관련데이터들이입출력모듈의포워딩(Forwarding) 기능부에서처리되지않고대기하는시간을없앨수 있어시스템의패킷처리효율을향상시키게된다.
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公开(公告)号：KR1020010063785A
公开(公告)日：2001-07-09
申请号：KR1019990061874
申请日：1999-12-24
Applicant: 한국전자통신연구원
IPC: H03M7/36
Abstract: PURPOSE: An improved 8bit/10bit encoder for high speed data transmission is provided to increase operation clock frequency by altering operation clock structure and applying pipelining scheme. CONSTITUTION: The 8bit/10bit encoder input 8bit data and output 10bit data. The 8B/10B function block part(305) is supplied with input data and control signal and calculates 5B/6B assortment and inversion output. The disparity calculating part(306) generates and outputs the disparity in response to the clock from the 8B/10B function block part(305) and clock. The first buffer(307) latches the output signals from the 8B/10B function block part(305) and the disparity calculating part(306) depending on the clock. The 8B/10B encoder(308) parallel-encodes the output signal from the first buffer(307) by the 5B/6B encoder(316) and the 3B/4B encoder(317). The second buffer(309) latches the encoded values and the disparity value with one clock.
Abstract translation: 目的：提供一种用于高速数据传输的改进型8bit / 10bit编码器，通过改变操作时钟结构和应用流水线方案来提高操作时钟频率。 规定：8bit / 10bit编码器输入8bit数据并输出10bit数据。 8B / 10B功能块部分（305）被提供有输入数据和控制信号，并且计算5B / 6B分类和反相输出。 视差计算部（306）根据来自8B / 10B功能块部（305）的时钟和时钟生成并输出视差。 第一缓冲器（307）根据时钟锁存来自8B / 10B功能块部分（305）和视差计算部分（306）的输出信号。 8B / 10B编码器（308）通过5B / 6B编码器（316）和3B / 4B编码器（317）对来自第一缓冲器（307）的输出信号进行并行编码。 第二缓冲器（309）用一个时钟锁存编码值和视差值。
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公开(公告)号：KR100168921B1
公开(公告)日：1999-02-01
申请号：KR1019950055908
申请日：1995-12-23
IPC: H04L12/933 , H04L12/26 , H04L12/801 , H04L12/70
Abstract: 본 발명은 N 클럭의 기본 클럭율을 갖는 고속의 24(12x2) 개의 연속된 데이터를 입력받아 N/2 클럭, N/4 클럭, N/12 클럭에 의해 저속의 24개 병렬데이타를 생성하는 역다중화수단(1), CPU 신호에 의해 신호교차시에 필요한 메트릭스 구성을 특정 레지스터에 저장해두는 구성 맵핑용 레지스터 수단(3); 출력에 맵핑될 채널을 지정해 주기 위해 N/4 클럭을 입력받아 3개의 단위의 선택신호를 만들어 주는 3진 카운터 수단(4); 상기 역다중화수단(1)으로 N부터의 24개의 병렬 데이터중 상기 구성 맵핑용 레지스터 수단(3)의 설정값 및 상기 3진 카운터 수단(4)의 선택 신호에 의해 3개씩 연속되는 저속부의 데이터 값을 결정하여 외부의 저속 데이타 부로 출력하는 24:1 신호교차수단(2)을 구비하는 것을 특징으로 하는 동기식 전송시스템에서 시험액세스를 위한 24x3교차 스위치 회로에 관한 것으로, 고속부 데이터를 저속부 데이터로 역다중시 순차적으로 들어오는 24채널 용량의 고속 데이터를 역다중을 통해 저 속의 병렬 데이터로 펼쳐 놓고 모든 시간 스위치를 실행하게 되므로 고속 데이터 단계의 신호교차시 가져올 수 잇는 전송 오류를 방지하고, CPU 인터페이스에 의해 시간스위치 맵핑용 레지스터를 제어할 수 있게 하여 간편하게 스위칭 조작을 할 수 있다.
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公开(公告)号：KR1019980047745A
公开(公告)日：1998-09-15
申请号：KR1019960066259
申请日：1996-12-16
IPC: H04L12/28
Abstract: 본 발명은 회전분배장치를 중심노드로 하는 동기식 전송망에 관한 것으로서, 종래 전송망처럼 단국형 장치들만으로 망을 구성했을 경우 현재 서비스 중인 채널의 신호상태가 의심이 갈때 이를 시험할 수 있는 방법으로 전화상의 연락을 통해 현재 서비스 중인 신호에 대해 상대국에서 수작업으로 신호를 루프백시켜 돌아오는 신호의 상태를 보던지 상대국의 입력 단에서 신호를 끊고 감쇄기능 등을 통해 신호의 상태를 계기로 보는 비 효율적인 방법을 사용하였으므로 상기 문제점을 해결하기 위한 본 발명은 동기식 전송에서 적용되고 있는 각 신호 계위에 따른 의사랜덤 패턴 시험 신호 발생 및 송신기능과 시험신호 수신기능 및 검출기능을 이용하여 비절단 시험상태와 절단 시험상태에서 장치의 타 기능블럭 및 타 국사의 동기식 전송망 노드들의 기 능들에 의해 전송 경로를 자동으로 설정하여 경로의 장애정보와 성능정보를 추출하고, 종합하여 채널의 종단과 종단간 연결에 개입된 다중, 분기, 분배 및 다중화 기능 또는 인전 기능간의 접속 상태를 확인할 수 있도록 하고 전송경로의 장애 또는 성능 저하의 요인이 되는 지점을 자동으로 찾아 분리해 낼 수 있도록 함으로써 시험 엑세스 기능을 바탕으로 회선 분배장치 내에서 발생한 장애 또는 경로의 미 접속 및 잘못된 접속 등을 판단할 수 있으며, 회선분배 장치 외부와 연결되어 있는 인접 전송 노드 장치 및 종단과 종단간 연결의 경로에 대한 성능 정보와 장애 원인 및 장애 위치 등을 분석하여 종합적인 정보를 제공함으로써 망상에서 전송로의 성능 향상 및 신뢰성 있는 정보 서비스의 제공으로 전송 망을 효율적으로 이용할 수 있게 된다.
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公开(公告)号：KR1019970056286A
公开(公告)日：1997-07-31
申请号：KR1019950055908
申请日：1995-12-23
IPC: H04L12/933 , H04L12/26 , H04L12/801 , H04L12/70
Abstract: 본 발명은 N 클럭의 기본 클럭율을 갖는 고속의 24(12x2) 개의 연속된 데이터를 입력받아 N/2 클럭, N/4 클럭, N/12 클럭에 의해 저속의 24개 병렬데이타를 생성하는 역다중화수단(1), CPU 신호에 의해 신호교차시에 필요한 메트릭스 구성을 특정 레지스터에 저장해두는 구성 맵핑용 레지스터 수단(3); 출력에 맵핑될 채널을 지정해 주기 위해 N/4 클럭을 입력받아 3개의 단위의 선택신호를 만들어 주는 3진 카운터 수단(4); 상기 역다중화수단(1)으로 N부터의 24개의 병렬 데이터중 상기 구성 맵핑용 레지스터 수단(3)의 설정값 및 상기 3진 카운터 수단(4)의 선택 신호에 의해 3개씩 연속되는 저속부의 데이터 값을 결정하여 외부의 저속 데이타 부로 출력하는 24:1 신호교차수단(2)을 구비하는 것을 특징으로 하는 동기식 전송시스템에서 시험액세스를 위한 24x3교차 스위치 회로에 관한 것으로, 고속부 데이터를 저속부 데이터로 역다중시 순차적으로 들어오는 24채널 용량의 고속 데이터를 역다중을 통해 저 속의 병렬 데이터로 펼쳐 놓고 모든 시간 스위치를 실행하게 되므로 고속 데이터 단계의 신호교차시 가져올 수 잇는 전송 오류를 방지하고, CPU 인터페이스에 의해 시간스위치 맵핑용 레지스터를 제어할 수 있게 하여 간편하게 스위칭 조작을 할 수 있다.
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