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公开(公告)号：KR100480996B1
公开(公告)日：2005-04-07
申请号：KR1020020082202
申请日：2002-12-21
Applicant: 한국전자통신연구원
IPC: G06F7/00
Abstract: 본 발명은 유한체 GF(2
m )에서 하드웨어 구현에 효율적인 역수 연산 장치 및 방법에 관한 것으로, GF(2
m )의 두 원소 a(x)와 f(x)에서, 모듈러 f(x)에 대한 a(x)의 역수 a
-1 (x)를 계산한다. 이를 위해 본 발명의 역수 연산 장치에서는 u=a(x), v=f(x), c=0, b=1을 설정하고, u=1이 될 때까지 반복하는 연산에서 u의 하위값과 b의 하위값을 2 비트 이상 동시에 처리하는 단계와, u와 v, c, b를 동시에 병렬로 처리하는 단계와, u와 v의 차수를 비교하는 처리와 u의 하위값 처리가 동시에 이루어지는 단계가 첨가되도록 수정된 MAIA 알고리즘을 구현하며, 이러한 알고리즘의 하드웨어 구현을 위하여 역수 연산의 입력값 및 중간 연산 결과를 저장하기 위한 4개의 u, v, c, b 연산 레지스터와, u, v 연산 레지스터의 입력값 연산 및 선택을 위한 2개의 u, v 입력처리기와, 차수를 검색하기 위한 차수 검색기와, 차수 비교 및 새로운 차수 생성을 위한 차수 비교 생성기와, u, v의 차수 값을 저장하기 위한 du, dv 차수 레지스터와, du 차수 레지스터의 입력값 선택을 위한 du 입력 처리기, 그리고 이들 모든 블록들을 제어하기 위한 제어기를 포함하는 역수 연산 장치를 구현한다. 본 발명은 이와 같이 기존의 MAIA를 변형하여 이를 하드웨어로 구현하였으며, 이를 통하여 많은 시간이 소요되는 유한체 GF(2
m )에서의 역수 연산을 효율적으로 빠르게 수행할 수 있도록 하는 이점이 있다.-
公开(公告)号：KR1020040055509A
公开(公告)日：2004-06-26
申请号：KR1020020082202
申请日：2002-12-21
Applicant: 한국전자통신연구원
IPC: G06F7/00
Abstract: PURPOSE: A device and a method for a reciprocal operation on the finite field GF are provided to facilitate the realization/expansion of a reciprocal operation device and realize a fast process of an elliptical curve encryption device by performing the reciprocal operation as calculating a reciprocal number of a modular for two elements of the GF(2¬m). CONSTITUTION: The storages(400-700) store an initial input value and a halfway operation result of the reciprocal operation. Input processors(100,200) perform/select the operation for the input value stored in the storages. A degree searcher(800) searches a degree of an operation result value. A degree comparison generator(900) compares the searched degrees and generates a new degree. A controller(300) controls respective tools for the reciprocal operation.
Abstract translation: 目的：提供一种用于在有限域GF上进行互逆运算的装置和方法，以便于实现/扩展相互运算装置，并通过执行往复运算来实现椭圆曲线加密装置的快速处理，从而计算相互数 的模块化用于GF（2m）的两个元件。 规定：存储（400-700）存储初始输入值和相互操作的中途运算结果。 输入处理器（100,200）执行/选择存储在存储器中的输入值的操作。 度数搜索器（800）搜索运算结果值的程度。 度数比较发生器（900）比较搜索度并产生新的度数。 控制器（300）控制用于相互操作的相应工具。
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公开(公告)号：KR1020030048632A
公开(公告)日：2003-06-25
申请号：KR1020010078588
申请日：2001-12-12
Applicant: 한국전자통신연구원
IPC: G09C1/00
CPC classification number: H04L9/0625 , H04L2209/125 , H04L2209/24
Abstract: PURPOSE: An encryption device using a Kasumi encryption algorithm is provided to reduce the power consumption by forming around circuit with an FO block and an F1 block. CONSTITUTION: A register portion(100) stores selectively one of plaintext data and input data. A secret key scheduler(150) generates a secret key to encrypt the plaintext data. An FL block(160) is used for calculating output data of the register portion and the secret key by using an FL function of a Kasumi encryption algorithm. An FO block(170) the output data of the register portion and the secret key by using an F1 function of the Kasumi encryption algorithm. An adder portion(180A) performs an exclusive logical OR operation for each output data of the FO block and the F1 block and the output data of the register portion. An input/output control portion(200A) selects the input data of the FO block and the F1 block and a path of the output data.
Abstract translation: 目的：提供使用Kasumi加密算法的加密设备，以通过与FO块和F1块形成围绕电路来降低功耗。 构成：寄存器部分（100）选择性地存储明文数据和输入数据之一。 秘密密钥调度器（150）生成秘密密钥来加密明文数据。 FL块（160）用于通过使用Kasumi加密算法的FL函数来计算寄存器部分和秘密密钥的输出数据。 通过使用Kasumi加密算法的F1函数，FO块（170）寄存器部分的输出数据和秘密密钥。 加法器部分（180A）对FO块和F1块的每个输出数据以及寄存器部分的输出数据执行异或逻辑或运算。 输入/输出控制部分（200A）选择FO块和F1块的输入数据以及输出数据的路径。
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公开(公告)号：KR100480998B1
公开(公告)日：2005-04-07
申请号：KR1020020080156
申请日：2002-12-16
Applicant: 한국전자통신연구원
IPC: G06F1/00
Abstract: 본 발명은 하드웨어 보안 메커니즘을 갖는 하드웨어 블록을 포함하는 디지털 하드웨어 시스템 보안 장치에 관한 것으로, 하드웨어 블록은, CPU 및 PCI 브릿지의 보안 대상이 되는 보안 대상 블록과, 하드웨어 보안 메커니즘을 제공하며 하드웨어 시스템 버스를 통해 데이터 및 명령어에 대하여 안정성을 제공하면서 양방향 통신을 수행하는 하드웨어 보안 블록을 구비하며, 하드웨어 보안 블록은, 하드웨어 시스템 버스에 의해 연결된 보안 메커니즘을 제공하는 하드웨어 보안 블록간에 비밀키를 서로 노출시키지 않은 상태에서 키를 분배할 수 있도록 키 분배 프로토콜 구조를 갖는 키 분배 제어기와, 하드웨어 보안 블록 구성 요소들간의 동작을 제어하는 제어기와, 하드웨어 시스템 버스의 클록 동기화를 위해 선형 피드백 쉬프트 레지스터(Linear Feedback Shi ft Registe) 및 비대칭키 암호 알고리즘을 사용하여 자신의 비밀키를 노출시키지 않는 상태에서 서로 안전하게 분배된 키 값을 쉬프트 레지스터에 저장 및 출력시키는 유사 난수 발생기와, 유사 난수 발생기의 출력 값과 하드웨어 시스템 버스를 통과하는 데이터에 대하여 모듈라 2 덧셈 연산(modular-2 addition)을 수행하여 고성능 시스템 버스와 입출력 버스를 암호화하는 배타적 이진 연산기와, 비대칭키 암호 알고리즘 기반 RSA 암호 알고리즘 및 타원곡선 암호 알고리즘을 사용하여 비대칭으로 암호화하는 비대칭키 암호 모듈을 포함한다. 본 발명에 따른 하드웨어적인 시스템 보안 메커니즘은 사용자 인증 및 보안이 중요하게 생각되는 다양한 시스템, 예를 들면 디지털 게임기나 PDA, 셋탑 박스, IC 카드 등에 적용될 수 있다.
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公开(公告)号：KR100450766B1
公开(公告)日：2004-10-01
申请号：KR1020020062076
申请日：2002-10-11
Applicant: 한국전자통신연구원
IPC: H04L9/00
Abstract: PURPOSE: An encrypting and decrypting method using cellular automata and an apparatus for the same are provided to encrypt and decrypt input data by using structural merits of multi-dimensional cellular automata. CONSTITUTION: A multi-dimensional space is formed by using a plurality of triangular cells(201). Binary digits having predetermined bits are assigned to the triangular cells, respectively(202). Each value of the triangular cells is updated according to the flow of discrete time and a binary random progression is formed by using each value of the triangular cells(207). An encryption process is performed by executing a logical operation for the binary random progression and a plain text binary progression(208).
Abstract translation: 目的：提供一种使用元胞自动机的加密和解密方法及其装置，以利用多维元胞自动机的结构优点对输入数据进行加密和解密。 构成：通过使用多个三角形单元（201）形成多维空间。 具有预定比特的二进制数字分别被分配给三角形单元（202）。 根据离散时间的流程更新三角形单元的每个值，并且通过使用三角形单元的每个值形成二进制随机级数（207）。 通过对二进制随机进展和纯文本二进制进程执行逻辑运算来执行加密过程（208）。
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Patent Agency Ranking
公开(公告)号：KR100423811B1
公开(公告)日：2004-03-22
申请号：KR1020010078588
申请日：2001-12-12
Applicant: 한국전자통신연구원
IPC: G09C1/00
CPC classification number: H04L9/0625 , H04L2209/125 , H04L2209/24
Abstract: Disclosed is an encryption apparatus applying a KASUMI encryption algorithm. In the encryption apparatus, a round circuit is constructed through combination of an FL block with an FO block. The FL and FO blocks separate a secret key defined in the KASUMI encryption algorithm and provided from a secret key scheduler and 64-bit text data into 32-bit data, respectively, and perform specified encryption operation functions. The FO block is constructed through a multistage pipeline using a plurality of pipeline registers. The encryption apparatus has a low power consumption, and is small-sized in comparison to the conventional encryption apparatus using the MISTY or DES encryption algorithm. Also, the encryption apparatus can be applied to portable terminals and high-performance servers that require the low power consumption and the small size.
Abstract translation: 公开了应用KASUMI加密算法的加密设备。 在加密装置中，通过将FL块与FO块组合来构造回合电路。 FL和FO块分别将在KASUMI加密算法中定义并从密钥调度程序提供的密钥和64位文本数据分离为32位数据，并执行指定的加密操作功能。 FO块通过使用多个流水线寄存器的多级流水线来构建。 与使用MISTY或DES加密算法的传统加密设备相比，加密设备具有低功耗并且尺寸小。 而且，加密装置可以应用于需要低功耗和小尺寸的便携式终端和高性能服务器。
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公开(公告)号：KR100416235B1
公开(公告)日：2004-01-24
申请号：KR1020010085801
申请日：2001-12-27
Applicant: 한국전자통신연구원
IPC: H04L9/14
Abstract: PURPOSE: An encryption processing apparatus for a high speed radio network switch is provided to process much data at a time with high throughput and little response time and to process little data rapidly with a little delay time. CONSTITUTION: According to the encryption processing apparatus for a high speed radio network switch performing security processing and integrity verification encryption algorithm processing in the high speed radio network switch, a memory memorizing device part(101) stores input/output protocol packet or data and command and control signals extracted from the packet. A shared memory memorizing device part(102) stores a packet and a control signal and command and data extracted from the packet. A memory control part(105) performs input/output control and synchronization of the memory memorizing device part and the shared memory memorizing device part. An encryption processing device part(107) processes security and integrity verification encryption algorithm. An external input/output control part(108) controls external input/output. An external network interface block(109) performs packet analysis operation as to a packet received from an external network connection network, and transmits the analyzed packet to the encryption processing device part or the memory memorizing device part or the shared memory memorizing device part. And a central processing part(100) performs basic protocol analysis and packet processing, memory management, shared memory management and encryption processor control.
Abstract translation: 目的：提供一种用于高速无线电网络交换机的加密处理装置，用于以高吞吐量和小响应时间同时处理大量数据，并以少量延迟时间快速处理少量数据。 本发明提供了一种高速无线网络交换机中的高速无线网络交换机的密码处理装置，该高速无线网络交换机在高速无线网络交换机中执行安全处理和完整性验证加密算法处理，存储器存储装置部分（101）存储输入/输出协议分组或数据和命令 和从分组中提取的控制信号。 共享存储器存储设备部分（102）存储分组和控制信号以及从分组中提取的命令和数据。 存储器控制部（105）进行存储器存储装置部和共享存储器存储装置部的输入输出控制和同步。 加密处理设备部分（107）处理安全性和完整性验证加密算法。 外部输入/输出控制部分（108）控制外部输入/输出。 外部网络接口块（109）对从外部网络连接网络接收到的分组执行分组分析操作，并将分析的分组发送到加密处理设备部分或存储器存储设备部分或共享存储器存储设备部分。 中央处理部分（100）执行基本协议分析和分组处理，存储器管理，共享存储器管理和加密处理器控制。
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公开(公告)号：KR1020030059500A
公开(公告)日：2003-07-10
申请号：KR1020010088363
申请日：2001-12-29
Applicant: 한국전자통신연구원
IPC: H04L9/06
CPC classification number: H04L9/0631 , H04L9/0625 , H04L9/0662
Abstract: PURPOSE: A pseudo-random generator using a block password having an SPN structure and a method thereof are provided to improve a stability side by changing a key value through an update algorithm each time a random is generated. CONSTITUTION: A reseeding module(102) collects a noise suited to each platform. The reseeding module(102) generates a key value based on noise information. The key value is used as an input of a random function. A pseudo-random generating module(104) includes two random function value converters. The pseudo-random generating module(104) uses the key value and a state value as inputs of the first random function value converter to generate the first random function value. The pseudo-random generating module(104) uses the first random function value and the key value as inputs of the second random function value converter to generate the first random function value to generate the second random function value. The pseudo-random generating module(104) outputs the second random function value as a pseudo-random value.
Abstract translation: 目的：提供一种使用具有SPN结构的块密码及其方法的伪随机生成器，以通过每当产生随机时通过更新算法改变键值来改善稳定性侧。 构成：再接种模块（102）收集适合于每个平台的噪声。 重新进给模块（102）基于噪声信息生成键值。 键值用作随机函数的输入。 伪随机生成模块（104）包括两个随机函数值转换器。 伪随机生成模块（104）使用键值和状态值作为第一随机函数值转换器的输入来生成第一随机函数值。 伪随机生成模块（104）使用第一随机函数值和键值作为第二随机函数值转换器的输入来生成第一随机函数值以生成第二随机函数值。 伪随机生成模块（104）将第二随机函数值作为伪随机值输出。
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公开(公告)号：KR1020020081885A
公开(公告)日：2002-10-30
申请号：KR1020010021336
申请日：2001-04-20
Applicant: 한국전자통신연구원
IPC: G06F7/58
Abstract: PURPOSE: A nonlinear random number series generation device is provided to receive different number series from an FCSR(Feedback with Carry Shift Register), and to search for a corresponding random number series in an S-BOX(Substitution Box), a table of a random number having a good SAC(Strict Avalanch Criterion) characteristic so that it can be applied at a digital signature or an identification check in an electronic document transaction system. CONSTITUTION: The device comprises a plurality of FCSRs(210), a S-BOX(220), and a logic operator(230). The FCRSs(210) generate 8 bit nonlinear random number series, and transmit the 8 bit nonlinear random series to the logical operator(230). The logical operator(230) searches for a nonlinear random series in the S-BOX(220) corresponding to the transmitted 8 bit nonlinear random series. For example, in a case that a 8 bit binary value of the 8 bit nonlinear random number series is "abcdefgh", the logical operator(230) selects a row in the S-BOX(220) corresponding to the former 4 bit("abcd") and a column in the S-BOX(220) corresponding to the latter 4 bit("efgh"). Then, the logical operator(230) generates a 8 bit random number at a point where the column and the row cross in the S-BOX(220).
Abstract translation: 目的：提供一种非线性随机数序列生成装置，用于从FCSR（带进位移位寄存器的反馈）接收不同的数字序列，并在S-BOX（Substitution Box）中搜索相应的随机数字序列， 具有良好的SAC（严格雪崩准则）特征的随机数，使得其可以在电子文档交易系统中的数字签名或识别检查中应用。 构成：该装置包括多个FCSR（210），S-BOX（220）和逻辑运算器（230）。 FCRS（210）生成8位非线性随机数序列，并将8位非线性随机序列发送到逻辑运算符（230）。 逻辑运算符（230）在对应于所发送的8位非线性随机序列的S-BOX（220）中搜索非线性随机序列。 例如，在8位非线性随机数序列的8位二进制值为“abcdefgh”的情况下，逻辑运算符（230）选择与前4位对应的S-BOX（220）中的行（“ abcd“）和对应于后4位（”efgh“）的S-BOX（220）中的列。 然后，逻辑运算器（230）在S-BOX（220）中列和行交叉的点处产生8位随机数。
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20.发明授权
公开(公告)号：KR100484487B1
公开(公告)日：2005-04-20
申请号：KR1020020066100
申请日：2002-10-29
Applicant: 한국전자통신연구원
Abstract: 모듈러 연산 장치 및 방법, 그리고 RSA 암호 연산 시스템이 개시된다. 제1데이터 선택기는 외부로부터 입력되는 n비트의 제1데이터로부터 순차적으로 1비트의 데이터인 제1비트값을 추출하여 출력한다. 제1캐리저장 덧셈기는 추출된 제1비트값에 대응하여 외부로부터 입력되는 모듈러값과 n비트의 제2데이터를 제1비트값과 기저장되어 있는 제2비트값에 따라 합산하여 제1합을 출력하고, 합산과정에서 발생하는 캐리를 상위 비트쪽으로 1비트 이동시켜 제1캐리를 출력한다. 제2캐리저장 덧셈기는 제1합, 제1캐리, 및 제1연산값을 합산하여 산출한 합 및 캐리를 각각 하위 비트쪽으로 1비트 이동시킨 제2합 및 제2캐리를 출력한다. 제1 및 제2레지스터는 각각 n비트의 크기를 가지며, 하위 n/2비트에 제2합 및 제2캐리를 저장한다. 제2데이터는 최초의 제1합 연산과정의 수행시에는 외부로부터 입력되는 n비트의 데이터이고 이후의 제1합 연산과정의 수행시에는 제2레지스터에 저장되어 있는 n비트의 데이터이다. 또한, 제2연산값은 제1레지스터에 저장되어 있는 n비트의 데이터이다. 이로써, 시스템 클럭의 상승 모서리와 하강 모서리를 모두 데이터 처리에 사용할 수 있어 낮은 동작 주파수를 갖는 시스템에서 별도의 주파수 증가 장치를 사용하지 않고 효율적으로 RSA 암호 연산을 수행할 수 있다.
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