公开(公告)号：KR1019960009670B1

公开(公告)日：1996-07-23

申请号：KR1019940007772

申请日：1994-04-13

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  송용호 ,  기안도 ,  심원세

IPC: G06F13/38

Abstract: 1st logic combining circuit(1) for generating signals responding to data, bus state and mask signals; 2nd logic combining circuit(4) for generating SAT1; 1st/(2nd) logic(12) for performing a logic operation with Aarb./(1st flip flop signal); 1st/(2nd) flip flop(13/15) for storing 1st/(2nd) logic output; 3rd/(4th) logic(16,18) for performing a logic operation by receiving a data signal and 2nd flip flop signal/(Aack); 5th logic(20) for generating SAT2 by receiving 4th logic output, Aack and Dack.

Abstract translation: 用于产生响应于数据，总线状态和掩码信号的信号的第一逻辑组合电路（1） 用于产生SAT1的第二逻辑组合电路（4） 用于执行具有Aarb./（第一触发器信号）的逻辑运算的第一/（第二）逻辑（12）; 用于存储第1 /（2）个逻辑输出的第1 /（第2）触发器（13/15） 用于通过接收数据信号和第二触发器信号/（Aack）来执行逻辑操作的第3 /（4）逻辑（16,18）; 用于通过接收第四逻辑输出Aack和Dack产生SAT2的第五逻辑（20）。

公开(公告)号：KR1019950029960A

公开(公告)日：1995-11-24

申请号：KR1019940007772

申请日：1994-04-13

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  송용호 ,  기안도 ,  심원세

IPC: G06F13/38

Abstract: 본 발명은 파이프 라인드 시스템 버스(Highly Pipelined Bus 또는 Hihgly Pipelined Pulus Bus)에서 정의된 어드레스 기본 주기(address cycle), 데이타 기본 주기(data cycle), 어드레스 데이타 기본주기(address data cycle)를 트리거 조건으로 설정하여 읽기 동작이나 쓰기 동작등을 의미있는 트랜잭션(transaction)단위로 검색할 수 있도록 지원하여 사용자에게 유용한 버스정보를 제공할 수 있도록 하는데 목적이 있는 것으로, 시스템버스의 한 클럭동안에 구동되는 데이타를 대상으로 트리거 조건을 지원하여 동일 클럭에 구동되는 데이타 검색에 용이하도록 하는 버스 클럭 트리거 조건과 시스템 버스의 기본주기(cycle)나 트랜잭션 동안에 구동되는 데이타를 대상으로 어드레스 기본주기 트리거, 데이타 기본 주기 트리거, 어드레스 데이타 기본주기 트리거 및 어드레스 기본주기 + 데이타 기본 주기 트리거(읽기 트랜잭션)를 포함하는 트리거 조건을 지원하여 읽기 동작이나 쓰기 동작 등과 같이 의미있는 버스동작의 검색에 용이하도록 하는 버스 트랜잭션 트리거 조건을 지원한다.

公开(公告)号：KR1019950029952A

公开(公告)日：1995-11-24

申请号：KR1019940007775

申请日：1994-04-13

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  송용호 ,  기안도 ,  오길록

IPC: G06F13/14

Abstract: 본 발명은 파이프라인드 버스를 사용하는 고속중형 다중처리 시스템의 버스정보 처리기에 관한 것으로서, 종래에 비동기식 버스 점유형의 버스상태 분석기나 동기식 파이프라인드HiPi-버스(Highly Pipelined Bus) 전용 버스상태 분석기를 고속중형 다중처리 시스템에 직접 사용할 수 없는 문제점을 해결하기 위하여, 본 발명은 클럭을 입력으로 받아 각 제어신호를 생성하여 공급하는 클럭 제어생성부(12)와, 상기 제어신호로부터 시스템 버스(5)의 데이타를 정보 저장부(8)와 기능제어부(9) 그리고 응답기부(11)로 전송하고, 이 응답기부(11)로부터의 제어신호에 의해서 정보 저장부(8)의 데이타를 시스템버스(5)에 구동하는 버스정합부(7)와, 상기 데이타의 검색 및 시스템버스(5) 성능에 관한 자료를 제공하는 기능제어부(9)와, 사용자와의 통신경로를 제공하여 사용 의 요청에 따라 상기 기능제어부(9)와 상기 정보 저장부(8)를 제어하는 프로세서부(10)와, 상기 버스정합부(8)로 부터 전송된 데이타를 해석하여 상기 기능제어부(9)의 레지스터를 제어하고, 상기 기능제어부(9)에 검색명령을 지시하며, 상기 정부저장부(8)에 저장된 데이타를 읽어 상기 버스 정합부(7)에 전송하므로써 버스정합부(7)로 하여금 시스템버스에 유효데이타를 구동시키도록 하는 응답기부(11)를 제공함으로써 고속중형 다중처리 시스템에 보다 적합하게 사용할 수 있는 효과를 제공한다.

公开(公告)号：KR1019950012234A

公开(公告)日：1995-05-16

申请号：KR1019930020766

申请日：1993-10-07

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  심원세 ,  기안도 ,  송용호 ,  윤석한

IPC: G06F13/38

Abstract: 본 발명은 파이프라인드 버스에서 임의의 가변 블럭을 전송하는 방법으로 특히 상기 파이프라인드 버스에서 임의 크기의 가변 블럭을 전송하기 위한 전송 신호선(14)을 부가하여 블럭 전송을 개선한 버스 프로토콜에 관한 것이다.
파이프라인드 버스(5)는 어드레스 버스와 데이타 버스가 분리되어 있어 각 버스를 사용하고자 할때 중재 규칙에 따라 버스사용권을 획득한 후 사용해야 하므로 각 기본주기에는 중재 사이클이 선행되지만 단 한번의 중재로 연속된 데이타 블럭을 전송하기 위한 버스사용권을 획득한 요청기(6) 또는 응답기(7)가 데이타 전송이 끝날 때까지 중재금지신호선 즉 WRINH*신호선(12)과 DBINH*신호선(13)을 구동시켜 다음 사이클에서 중재가 일어나지않게하고 임의 크기의 데이타 블럭 전송을 가변적으로 수행하기 위한 sn비트의 가변 블럭 전송 신호선(14) (VBT)을 부가하여 요청기(6)는 전송할 데이타 블럭의 크기를 상기 sn비트의 가변 블럭 전송 신호선(14)에실어응답기(7)는 상기 sn가변 블럭전송신호선을 보고 데이타 블럭을 요청기에 전송하는 일련의 동작을 수행한다.

公开(公告)号：KR1020150108148A

公开(公告)日：2015-09-25

申请号：KR1020140030971

申请日：2014-03-17

Applicant: 한국전자통신연구원 ,  한양대학교 산학협력단

Inventor： 한진호 ,  김영일 ,  송용호

IPC: G06F12/08

Abstract: 캐시의 부분연관 재구성을 이용한 캐시 제어 장치 및 캐시 관리 방법을 개시한다. n-웨이(way) 세트 연관 캐시의 형태를 재구성 캐시 제어 장치에 있어서, 캐시에 포함된 세트들(sets) 중 집중적으로 사용되는 세트들로 구성된 집중 접근 영역을 모니터링 하는 모니터링부와 상기 집중 접근 영역에 해당되는 세트들의 수와 상기 캐시의 웨이(way) 수에 기초하여 상기 캐시를 부분적으로 재구성하는 재구성부 및 상기 집중 접근 영역에 매핑되는 메인 메모리의 어드레스 공간을 상기 캐시의 재구성된 부분으로 할당하는 할당부를 포함한다.

Abstract translation: 公开了一种使用高速缓存的部分关联重新配置的高速缓存控制装置和高速缓存管理方法。 高速缓存控制装置重新配置n路组关联高速缓存的形式，包括：监视单元，监视由包含在高速缓存中的集合中集中使用的集合构成的中央接入区; 重新配置单元，其基于与中央访问区域对应的集合的数量和高速缓存的路数来部分地重新配置高速缓存; 以及分配单元，其将映射在中央访问区域中的主存储器的地址空间分配给高速缓存的重新配置的部分。

公开(公告)号：KR1019970002413B1

公开(公告)日：1997-03-05

申请号：KR1019940007771

申请日：1994-04-13

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  송용호 ,  기안도 ,  윤석한

IPC: G06F13/38

Abstract: The trace memory module in the bus information processing unit has an address path interface logic(3) for receiving an address signal from a function controller module(5), a CPU module(6) and a responder module(7) for the address path, multiplexing the address signal according to a control status signal and outputting the multiplexed signal to a trace memory core(2), a select control path interface logic(4) for receiving a select control signal from the CPU module(6) and the responder module(7) for the retrieval memory select control path, multiplexing the select control signal according to the control status signal and outputting the multiplexed signal to the trace memory core(2), and the trace memory core(2) for receiving the address signal and select control signal from the interface logics(3)(4), the system bus data signal and external data signal from a bus interface module(8), and the time sequence and control status signal from the function controller module(5) and driving the data and control signal of the retrieval memory blocks 9a,..., 9n.

Abstract translation: 总线信息处理单元中的跟踪存储器模块具有用于从功能控制器模块（5）接收地址信号的地址路径接口逻辑（3），用于地址路径的CPU模块（6）和应答器模块（7） 根据控制状态信号复用地址信号，并将多路复用的信号输出到跟踪存储器核心（2）;选择控制路径接口逻辑（4），用于从CPU模块（6）和应答器（6）接收选择控制信号 用于检索存储器选择控制路径的模块（7），根据控制状态信号对选择控制信号进行多路复用，并将复用的信号输出到跟踪存储器核心（2），以及跟踪存储器核心（2），用于接收地址信号 并从接口逻辑（3）（4）中选择控制信号，从总线接口模块（8）选择系统总线数据信号和外部数据信号，以及功能控制器模块（5）的时序和控制状态信号， 驾驶d ata和检索存储块9a，...，9n的控制信号。

公开(公告)号：KR1019970001622B1

公开(公告)日：1997-02-11

申请号：KR1019930029348

申请日：1993-12-23

Applicant: 한국전자통신연구원

Inventor： 기안도 ,  심원세 ,  한종석 ,  윤석한 ,  송용호

IPC: H04L12/40

Abstract: The data transmission between each processor, or processor and memory is performed through a system bus(3) in multiple processor systems having a number of processor boards(1,1a-n) and memory boards(2,2a-n). Each board has independent data request signal. A memory state line(16) is connected through a number of signal lines(15,15a-n) to the memory boards. Each processor board determines the time of data request with reference of the signal line so that the number of retry for data request can be reduced.

Abstract translation: 每个处理器或处理器和存储器之间的数据传输通过具有多个处理器板（1,1a-n）和存储器板（2,2a-n）的多个处理器系统中的系统总线（3）来执行。 每个电路板都有独立的数据请求信号。 存储器状态线（16）通过多个信号线（15,15a-n）连接到存储器板。 每个处理器板根据信号线确定数据请求的时间，从而可以减少数据请求的重试次数。

公开(公告)号：KR100092483B1

公开(公告)日：1995-12-05

申请号：KR1019930020766

申请日：1993-10-07

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  심원세 ,  기안도 ,  송용호 ,  윤석한

IPC: G06F13/38

公开(公告)号：KR1019950010954B1

公开(公告)日：1995-09-26

申请号：KR1019930020766

申请日：1993-10-07

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  심원세 ,  기안도 ,  송용호 ,  윤석한

IPC: G06F13/38

Abstract: The method comprises the steps of transmitting data to a responding unit under the arbitration inhibition by driving an address through a requester, a writecycle arbitration inhibition signal WRINH, and a data bus arbitration inhibition signal DBINH, and by sending data to a variable block transmission signal line; performing the address bus arbitration of the other requester by releasing a WRINH signal line; performing a series of operations by receiving a transmission conformation signal from the responding unit through the requester; obtaining a right to use the bus; driving the DBINH signal line; performing the address bus arbitration of the other requester by releasing the WRINH signal line; and performing a series of operations by receiving a transmission conformation signal from the responding unit through the requester.

Abstract translation: 该方法包括以下步骤：通过请求者驱动地址，写入周期仲裁禁止信号WRINH和数据总线仲裁禁止信号DBINH，在仲裁禁止下向响应单元发送数据，并通过向可变块传输信号发送数据 线; 通过释放WRINH信号线来执行其他请求者的地址总线仲裁; 通过请求者从响应单元接收传输构造信号来执行一系列操作; 获得使用公共汽车的权利; 驱动DBINH信号线; 通过释放WRINH信号线来执行其他请求者的地址总线仲裁; 以及通过请求者从响应单元接收发送构成信号来执行一系列操作。

公开(公告)号：KR100114586B1

公开(公告)日：1997-04-23

申请号：KR1019930029348

申请日：1993-12-23

Applicant: 한국전자통신연구원

Inventor： 기안도 ,  심원세 ,  한종석 ,  윤석한 ,  송용호

IPC: H04L12/40