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公开(公告)号：KR1019940009768B1
公开(公告)日：1994-10-17
申请号：KR1019910023155
申请日：1991-12-17
IPC: H04J3/14
Abstract: The circuit provides an AUG signal loop interrupt monitoring circuit for monitoring AUG signal interface to form the STM-1 signal. The circuit comprises AUG MUX pass ID insertion block (1) for inserting the specific pattern in the AUG signal corresponding to 9 byte position allocated as overhead, an STM-1 MUX pass ID detector (3) for monitoring that the specific pattern is received normally, an STM-1 DEMUX pass ID insertion block (4) for receiving the STM-1 signal and processing the overhead, an AUG DEMUX pass ID detector (2) for monitoring its process and interrupting CPU.
Abstract translation: 该电路提供AUG信号环路中断监视电路，用于监视AUG信号接口，形成STM-1信号。 该电路包括用于将特定模式插入对应于作为开销分配的9字节位置的AUG信号的AUG MUX通行ID插入块（1），用于监视特定模式被正常接收的STM-1 MUX通过ID检测器（3） 用于接收STM-1信号并处理开销的STM-1 DEMUX通过ID插入块（4），用于监视其进程并中断CPU的AUG DEMUX通过ID检测器（2）。
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公开(公告)号：KR1019940017166A
公开(公告)日：1994-07-26
申请号：KR1019920026143
申请日：1992-12-29
IPC: H03K17/00
Abstract: 본 발명은 티유(TU) 단위 신호를 스위칭하기 위한 티디엠(TDM) 버스형 시분할 스위치(TUTS)에 관한 것으로, 입력되는 드롭방향의 직렬데이타를 8비트의 병렬 데이타로 변환하여 출력하는 제1직렬/병렬 수단(U1 및 U2); 제1데이타 레치 수단(U3 및 U4); 상기 제1데이타 래치 수단에 연결되어 입력되는 시호를 다중화하여 출력하는 제1멀티플렉싱 수단(U5 및 U6); 제2데이타 래치 수단(U7); 제1공통버스를 통해 상기 제2데이타 래치 수단에 연결된 제3데이타 래치 수단(U8 내지 U11); TU 단위 신호를 다중화하여 출력하는 제2멀티플렉싱 수단(입(U12) 및 U13); 입력되는 병렬 데이타를 직렬 형태로 변환하여 출력하는 제1병렬/직렬 변환 수단(U14 및 U15); 입력되는 애드방향의 직렬 데이타를 8비트의 병렬 데이타로 변환하여 출력하는 제2직렬/병렬 변환 수단(U36 및 U37); 제4데이타 래치 수단(U34 및 U35); 입력되는 신호를 다중화하여 출력하는 제3멀티플렉싱 수단(U32 및 U33); 제5데이타 래치 수단(U31); 제1공통버스를 통해 상기 제2데이타 래치 수단에 연결되고, 제2공통버스를 통해 상기 제5데이타 래치 수단에 연결된 제4멀티플렉싱 수단(U29 및 U30); 제6데이타 래치 수단(U25 내지 U28); 입력되는 신호를 다중화하여 출력하는 제5멀티플렉싱 수단(U23 및 U24); 입력되는 병렬데이타를 직렬 형태로 변환하여 출력하는 제2병렬/직렬 변환 수단(U21 및 U22); 콘넥션(Connection) 정보를 저장하기 위한 드롭 콘넥트 메모리 수단(U16) 및 애드 콘넥트 메모리 수단(U17); 상기 두 콘넥트 메모리 수단에 각각 연결된 제1 디코딩 수단(U18) 및 제2디코딩 수단(U19); 상기 각 수단의 동작에 필요한 제어신호 및 클럭을 제공하는 타이팅 생성 수단(U20)으로 구성되어, TU11 및 TU12 모두를 스위칭할 수 있으며, TDM 버스형 시분할 스위칭 구조를 사용하여 스위칭에 소요되는 시간을 최소화 한다.
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公开(公告)号：KR1019930007902B1
公开(公告)日：1993-08-21
申请号：KR1019910002375
申请日：1991-02-12
IPC: H04J99/00
Abstract: The apparatus switches transmission line according to K1 and K2 byte of synchronous transport module(STM)-1 signal of synchronous digital multiplexer unit. The apparatus comprises a latch (1) for latching K1 and K2 byte of STM-1 frame data by a first and a second signals (K1ENR,K2ENR) and clock signal (R19M), a comparator (2) for comparing K1 and K2 byte of current frame with those of former frame, a discriminator (3) for finding that the same K1 and K2 bytes are received for 3 frames successively, and a CPU interface unit (4) for sending interrupt signal to a CPU according to output signal of the discriminating unit (3).
Abstract translation: 该装置根据同步数字多路复用器单元的同步传输模块（STM）-1信号的K1和K2字节切换传输线。 该装置包括用于通过第一和第二信号（K1ENR，K2ENR）和时钟信号（R19M）来锁存K1和K2字节的STM-1帧数据的锁存器（1），用于比较K1和K2字节 （3），用于发现连续3帧接收到相同的K1和K2字节;以及CPU接口单元（4），用于根据以下帧的输出信号向CPU发送中断信号： 鉴别单元（3）。
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Patent Agency Ranking
公开(公告)号：KR1019930015427A
公开(公告)日：1993-07-24
申请号：KR1019910023155
申请日：1991-12-17
IPC: H04J3/14
Abstract: 본 발명은 SDH(Synchronous Digital Hierachy) 기본계위인 STM-1(Synchronous Transport Module 1)신호를 형성하기 위한 AUG(Administration Unit Group) 신호의 인터페이스를 감시하기 위한 AUG 신호 루프장애 감시회로에 관한 것이다.
따라서, 본 발명은 AUG MUX 패스 ID 삽입수단(1), STM-1 MUX 패스 ID 검출수단(3) STM-1 DEMUX 패스 ID 삽입수단(4), AUG DEMUX 패스 ID 검출수단(2)으로 구성되는 것을 특징으로 한다.-
公开(公告)号：KR100183135B1
公开(公告)日：1999-05-15
申请号：KR1019950055912
申请日：1995-12-23
IPC: H04Q11/00
Abstract: 본 발명은, 입력되어 들어온 데이타를 저장할 메모리를 2(A,B)개 두며 이 메모리를 비동기가 아닌 시스템 클럭이 관여되는 동기 메모리로 구성하영 일정 주기마다 입력데이타를 다른 메모리(A→B→A→...)에 교대로 저장하여 완전히 한 주기의 TU 데이타를 한 메모리에 저장한 후 저장된 데이타를 읽어 가는 방법으로 설계되어 있다. 이렇게 되면 출력되는 데이타가 한 주기 지연되는 것을 제외하고는 정확하고 원하는 타일슬롯(Time Slot)에 테이타를 출력시킬 수 있다. 또한 메모리에 클럭이 관여되므로 클럭의 한 주기 동안에서 메모리의 입출력이 이루어진다면 시스템은 안정된 타이밍 마진을 가질수 있고 전/후단 시간 스위치 겸용시에 입력 신호와 출력 신호의 레이트(rate)가 들린다 하더라도 안정되게 시스템을 설계하기가 쉬워진다.
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公开(公告)号：KR100179505B1
公开(公告)日：1999-05-15
申请号：KR1019950055905
申请日：1995-12-23
IPC: H04L12/28
Abstract: 본 발명은 저속 스위칭을 위한 티유(TU) 신호의 프레임 정렬기에 관한 것으로, 외부로부터의 수신 VC3 데이타를 처리하거나 수신되는 클럭에서 소용되는 수신 클럭을 추출하는 클럭생성 및 채널 선택수단(100); 상기 클럭 생성 및 채널 선택수단(100)에 연결되어 VC3 오버헤드 9바이트를 검출 및 처리하는 VC3 POII 검출 및 처리수단(200); 상기 VC3 POH 검출 및 처리수단(200)에 연결되어 TU12프레임 21개 채널을 새로운 기준 클럭에 따라 재정렬하는 TU 프레임 정렬수단(300); 상기 TU 프레임 정렬수단(300)에 연결되며 시스템 클럭에 동기되어 3개의 데이타를 다중화하여 TU12 데이타 및 클럭을 출력하는 데이타 다중수단(400); 상기 TU 프레임 정렬수단(300)에 연결되어 V5의 데이타를 감시 및 처리하는 LPOM 수단(800); 외부로부터 21개의 TU신호를 감시하여 신호가 존재하지 않을 시 해당되는 채널에 준비되지 않았음(UNEQUIPPED) 신호의 삽입을 하는 데이타 선택 및 TU신호 감시수단(700); 상기 데이타 선택 및 TU 신호 감시수단(700)에 연결되어 VC3(Virtual Container) 오버헤드의 삽입 및 처리를 하는 VC3 POH 삽입(600); 상기 VC3 POH 삼입수단(600)에 연결되어 송신부의 소요 클럭 및 상위모둘과 인터페이스를 위한 클럭 생성 및 채널 송신수단(500)을 구비하는 것을 특징으로 한다.
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公开(公告)号：KR100169247B1
公开(公告)日：1999-02-01
申请号：KR1019960033173
申请日：1996-08-09
Applicant: 한국전자통신연구원
IPC: H04L12/56
CPC classification number: H04J3/1617
Abstract: 본 발명은 에스티엠(STM : Synchronous Transfer Mode; 이하, STM이라 함) 기반 에이티엠(ATM : Asynchronous Transfer Mode; 이하, ATM이라 함) 셀 물리계층 처리회로에 관한 것이다.
바이트 처리부와 병렬 처리부 사이의 1:4 다중, 역다중화부를 가지는 전체회로의 구조와, ATM 셀처리부에서 16bit UTOPIA 형식의 데이타와 표주 ATM셀 형식간의 실시간 변환 방법과, 전체의 회로를 9x30의 형식으로 동작시키기 위한 제어회로에 관해 개시된다.-
公开(公告)号：KR100136495B1
公开(公告)日：1998-07-01
申请号：KR1019940035770
申请日：1994-12-21
IPC: H04Q11/00
Abstract: 본 발명은 SDH 기반의 광대역 디지탈 교차스위치(BDXC: Broadband Digital Cross-connect)에서 교차연결 발생시 기 서비스중인 스위칭 경로의 배재열 없이 블로킹 확률이 없는(Strictly Non-blocking) 상태로 스위치 제어가 가능하도록 하는 스위치 장치를 제공하는데 그 목적이 있으며, 사이 목적을 달성하기 위한 본 발명은, 역다중부에 대해서만 동작속도가 병렬 STM-4급 속도(77.7Mbps)이고 나머지 부분은 병렬 AU3급 속도(6.49Mbps)이므로 CMOS 기술로 제작이 가능하다. 스위치 네트워크의 자체 고장 진단기능을 위하여 입력되는 STM-4급 신호에 대해서는 안쓰는 오버헤드 자리에 삽입된 BIP(Bit Interleaved parity) 에러를 조사하고 출력되는 STM-4급 신호에는 BIP를 계산하여 삽입하도록 구성된다. 이에 따라 TST 스위치 네트워크에 적용할 경우, STM-4급 신호 16개를 병렬로 입출력하며, 입력된 신호를 AU3단위로 역다중하여 생성된 192개 AU3 신호를 공간스위칭 한 후 다중하여 출력한다. 따라서 AU3단위 192×192 스위칭을 수행하므로 STM-4급 신호에 대하여 AU3 단위로 공간 및 시간스위칭을 할 수 있다.
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