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公开(公告)号：KR1019930010283B1
公开(公告)日：1993-10-16
申请号：KR1019900022784
申请日：1990-12-31
IPC: H04M3/22
Abstract: The data access circuit enhances the data access speed in CPU in memory boards of electronic exchangers. This circuit comprises a data buffer and a address latch buffer means (20), which is made of a dual direction bus transceiver and opens the receive nodes, a control buffer and control means (30), which provides control signals to the data buffer and address latch buffer means (20), a data latch buffer means (60), which continually creates address strobe (AS) signals and a memory array means (40).
Abstract translation: 数据访问电路增强了电子交换机存储板中CPU的数据访问速度。 该电路包括数据缓冲器和由双向总线收发器构成并打开接收节点的地址锁存缓冲器装置（20），控制缓冲器和控制装置（30），其向数据缓冲器和 地址锁存缓冲器装置（20），连续创建地址选通（AS）信号的数据锁存缓冲器装置（60）和存储器阵列装置（40）。
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公开(公告)号：KR1019930001793B1
公开(公告)日：1993-03-13
申请号：KR1019890020567
申请日：1989-12-30
IPC: G06F11/00
Abstract: The apparatus detects and processes faults in the main CPU used for a full electronic switching system. The main CPU comprises a synchronous buffer (1) for synchronizing external signals of the CPU; the main CPU (2), connected with the synchronous buffer (1), processing general data; another CPU (4) for monitoring the main CPU (2); a synchronous circuit (3) generating one address strobe signal (AS); a data buffer (6) for inputing data for the detecting CPU (4); a comparator (5) comparating the addresses between the two CPUs (2,4), detecting if an abnormal state occurs in the main CPU (2), and rapidly transmitting the detected data.
Abstract translation: 该装置检测并处理用于全电子交换系统的主CPU中的故障。 主CPU包括用于同步CPU的外部信号的同步缓冲器（1） 主CPU（2）与同步缓冲器（1）连接，处理一般数据; 用于监视主CPU（2）的另一个CPU（4）; 产生一个地址选通信号（AS）的同步电路（3）; 用于输入检测CPU（4）的数据的数据缓冲器（6）; 比较器（5），比较两个CPU（2,4）之间的地址，检测主CPU（2）中是否发生异常状态，并迅速发送检测到的数据。
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公开(公告)号：KR100155518B1
公开(公告)日：1998-11-16
申请号：KR1019950053670
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H04L12/933 , H04L12/947
Abstract: 본 발명은 CDMA 시스템 네트워크뿐만이 아니라 일반 교환 시스템의 각 프로세서간 통신 네트워크를 구성할 수 있는 노드간의 포레임 스위치 장치인 고속 패킷 스위치 장치에 관한 것으로서, 그 특징은 고속 패킷 스위치 장치에 있어서, 4가지의 동작 모드로 입출력 신호선 폭을 시스템 설정시와 운용중 변경 지정할 수 있으며 스위치 자체 시험시 시험용 프레임을 선택하며 스위치 입력 신호선을 스위치 내부 전송 신호선 폭으로 변환하는 데이터 변환수단과, 프레임의 어드레스 영역으로부터 순수 어드레스 비트를 추출하는 어드레스 재구성 수단과, 상기 어드레스 재구성 수단에 의해 어드레스가 재구성되는 데에 소요되는 시간동안 프레임 전송을 지연시키는 지연수단과, 프레임의 경로를 결정하는 경로 제어 수단과, 프레임 단위 측면에서 비동기 방식� ��로 입력되는 모든 입력 포트로부터의 프레임들을 집중시키는 프레임 집중 수단과, 실질적인 프레임 데이터가 저장되는 프레임 입시저장 수단과, 균일한 프레임 버퍼의 크기를 유지시키기 위하여 버퍼를 제어하는 버퍼 제어 수단과, 상기 다수의 프레임 임시저장 수단으로부터 하나의 출력 포트로 프레임을 출력시키는 버퍼 스위치 수단 및 스위치 내부 전송 신호선을 스위치 출력선 폭으로 변환하는 데이터 변환수단을 포함하는 데에 있으므로, 본 발명은 스위칭 방식의 고속 패킷 교환으로 실시간 처리를 요구하는 프레임 전송 서비스가 가능하며, 가변길이의 패킷 프레임에 대한 스위칭이 가능하므로 기존의 HDLC 프레임 형태를 수용하는 통신장치에 적용하여 경제성을 극대화시킬 수 있고 고속 패킷 스위치의 각 입출력단에 데이터 변환기가 있어서 � ��위치 내부 구조와 무관하게 다양한 입출력 신호선 폭을 수용하여 다양한 통신 네트워크에서의 응용이 가능하다는 데에 그 효과가 있다.
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公开(公告)号：KR100135918B1
公开(公告)日：1998-06-15
申请号：KR1019940034650
申请日：1994-12-16
Applicant: 한국전자통신연구원
IPC: G06F13/36
Abstract: 본 발명은 가상 토큰(Virtual Token Passing) 방식을 사용하는 공유버스 통신망을 구성하는 노드들의 메세지 송신을 위하여 버스 점유, 버스 점유 순서 및 버스 전송 주기를 결정하는 프레임 동기신호의 동적 운용 장치에 관한 것으로, 통신망 관리기가 설장된 노드 수를 파악하여 실장된 마지막 노드보드까지만 버스 점유가 가능하도록 프레임 동기 신호 주기를 실장된 노드의 수에 따라 동적으로 운용하므로서 공유 버스 통신망의 버스 전송 주기를 줄였으며, 이로 인하여 각 노드들이 데이타 송신시 불필요한 지연 시간을 제거하여 각 노드 보드의 버스 점유율을 향상시키는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR100129141B1
公开(公告)日：1998-04-08
申请号：KR1019940035482
申请日：1994-12-21
Applicant: 한국전자통신연구원
IPC: H04L12/46
Abstract: Disclosed is a method to control communication path between two points in a CDMA communication system. The method comprises 8 steps. In the first step, a control state of test mode path is tested. In the second step, the path control is ended if a reset state is confirmed by the first step. In the third step, the corresponding frame is received if the a reset state is confirmed by the first step. In the fourth step, the form of path control is tested. In the fifth step, the corresponding frame is received or rejected according to the form of path control. In the sixth step, the corresponding frame is rejected if the state of transmitting is in a waiting mode. In the seventh mode, the corresponding frame is rejected if the frame is in a transmitting state to a data bus, and the path control result of general mode is tested if the frame is in a waiting state to the data bus. In the eighth step, the corresponding frame is received or rejected according to the path control result. Thereby, the self routing to the message frame for group multi-casting can be performed under the network structure of various topology.
Abstract translation: 公开了一种控制CDMA通信系统中的两点之间的通信路径的方法。 该方法包括8个步骤。 在第一步中，测试测试模式路径的控制状态。 在第二步骤中，如果通过第一步确认了复位状态，则路径控制结束。 在第三步骤中，如果通过第一步确认了复位状态，则接收相应的帧。 在第四步中，测试路径控制的形式。 在第五步中，根据路径控制的形式接收或拒绝对应的帧。 在第六步骤中，如果发送状态处于等待模式，则对应的帧被拒绝。 在第七模式中，如果帧处于数据总线的发送状态，则对应的帧被拒绝，并且如果帧处于数据总线的等待状态，则测试通用模式的路径控制结果。 在第八步骤中，根据路径控制结果接收或拒绝对应的帧。 因此，可以在各种拓扑的网络结构下执行用于组多播的消息帧的自路由。
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公开(公告)号：KR1019970056479A
公开(公告)日：1997-07-31
申请号：KR1019950047872
申请日：1995-12-08
Applicant: 한국전자통신연구원
IPC: H04L12/66
Abstract: 본 발명은 CDMA 디저털 이동통신 스템의 프로세서간 통신을 수행하기 위하여 사용되는 정합장치의 구조를 나타낸 것으로서, 상위 프로세서장치와의 통신을 위한 스스템버스 정합부와, 시스템버스 정합부와 연결되어 서브시스템 마스터와의 정합 및 HDLC 프로토콜을 처리하고 메세지의 식멸을 위한 SIO 및 링크케이블 정합부와, 데이터의 고속 송수신을 위한 DMAC와, SIO 및 링크케이블 정합부와 연결되어 송수신되는 메세지의 오버 런 및 언더 런 방지를 위한 FIFO를 포함하여 구성되어 분산된 이동통신 교환기 및 기지국 등의 프로세서간 통신을 효관적으로 수행한다.
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公开(公告)号：KR1019970056272A
公开(公告)日：1997-07-31
申请号：KR1019950053675
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H04L12/407
Abstract: 본 발명은 고성능 IPC 네트워크에서 프레임 송신지와 수신지 사이의 통신 경로를 제공하는 고장감내형 트래픽 분산제어 노드 장치에 관한 것으로서, 그 특징은 고성능 IPC 네트워크의 고장감내형 트래픽 분산제어 노드 장치에 있어서, 링크 스위칭 제어기를 통하여 동일 네트워크로 향하는 다중 U-링크별 트래픽을 분산시키는 트래픽 분산 제어 노드 장치와, 동일 목적지 네트워크를 향하는 U-링크들을 그룹화하는 입력 스위칭 매트릭스 장치와, 각 동일 그룹 내의 링크 중에서 출력 링크를 결정하는 라운드 로빈 링크 중재 장치와, 그룹별 U-링크들을 입력 링크 순으로 재구성하는 출력 스위칭 매트릭스 장치와, U-링크 그룹 정보를 관리하는 링크 그룹 관리 장치 및 동일 목적지 네트워크를 향하는 U-링크들의 그룹화를 제어하고 그룹 내의 링크 경로를 중재 는 링크 스위칭 제어 장치를 포함하는 데에 있으므로, 본발명은 현재 CDMA 시스템 네트워크에 구성되어 있는 실시간 데이터 서비스를 고려한 동일 네트워크 간의 다중 링크 시스템 형상에서 프레임의 목적지 어드레스 영역으로부터 링크 구분을 위한 비트 영역이 없어지므로 결과적으로 네트워크의 노드 수용 능력이 증대되며, 프레임의 목적지 어드레스와 무관하게 다중 링크 사이의 균일한 트래픽 분산이 가능하여 전체적인 데이터 전송률을 최대화시킬 수 있으며, 특정 링크의 장애 발생시 하드웨어 회로만으로 해당 링크를 격리시키고 정상적인 타 링크로 트래픽을 분산시킴으로써 고장감내 기능이 구현될 수 있다는 데에 그 효과가 있다.
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