公开(公告)号：DE102018004327B4

公开(公告)日：2025-05-15

申请号：DE102018004327

申请日：2018-05-30

Applicant: INTEL CORP

Inventor： ILLIKKAL RAMESHKUMAR ,  SANKARANARAYANAN ANANTH ,  ZIMMERMAN DAVID ,  MAROLIA PRATIK ,  SUBHASCHANDRA SUCHIT ,  MINTURN DAVE

IPC: G06F12/08 ,  G06F13/00

Abstract: Prozessoreinrichtung (202, 302, 402, 502), umfassend:einen Mikroprozessor (212), der einen Mikroprozessor-System-Agent (214) umfasst; undein Field Programmable Gate Array ,FPGA, (204, 304, 404, 504), wobei das FPGA (204, 304, 404, 504) Folgendes umfasst:einen FPGA-System-Agent (206, 306, 406, 506), um vom Mikroprozessor-System-Agent (214) über eine Kommunikationsverbindung (216, 218) empfangene Arbeitsspeicherzugriffsanfragen (230) zu verarbeiten, wobei der FPGA-System-Agent (206, 306, 406, 506) und die Kommunikationsverbindung (216, 218) in einem Kohärenzbereich des Mikroprozessors (212) sind;eine Arbeitsspeichersteuerung (207, 316, 416, 508), die auf kommunizierende Weise mit dem System Agent (206, 306, 406, 506) gekoppelt ist;ein High-Speed Serial Interface (208), um den System Agent (206, 306, 406, 506) mit einem Massenspeichersystem (218) zu verbinden; wobei der FPGA-System-Agent (206, 306, 406, 506) die Arbeitsspeicherzugriffsanfragen (230) durch Übersetzen von Adressen in den Arbeitsspeicherzugriffsanfragen (230) in die Adressen des Massenspeichersystem (218) verarbeitet und auf Daten an den Adressen des Massenspeichersystems (218) durch ein High-Speed Serial Interface (208) zugreift.

公开(公告)号：PL4020156T3

公开(公告)日：2025-02-24

申请号：PL21197114

申请日：2021-09-16

Applicant: INTEL CORP

Inventor： SAHITA RAVI ,  MCKEEN FRANCIS ,  VIJ MONA ,  SCARLATA VINCENT ,  ZMUDZINSKI KRYSTOF ,  ILLIKKAL RAMESHKUMAR ,  KRISHNAKUMAR SUDHA ,  STEINER MICHAEL ,  KNAUTH THOMAS ,  KUVAISKII DMITRII ,  VAHLDIEK-OBERWAGNER ANJO LUCAS

IPC: G06F3/06 ,  G06F9/455 ,  G06F21/53 ,  H04L9/08

公开(公告)号：DE102018004327A1

公开(公告)日：2019-01-03

申请号：DE102018004327

申请日：2018-05-30

Applicant: INTEL CORP

Inventor： ILLIKKAL RAMESHKUMAR ,  SANKARANARAYANAN ANANTH ,  ZIMMERMAN DAVID ,  MAROLIA PRATIK ,  SUBHASCHANDRA SUCHIT ,  MINTURN DAVE

IPC: G06F12/08 ,  G06F13/00

Abstract: Aspekte der Ausführungsformen beziehen sich auf Systeme, Vorrichtungen und Verfahren zum Zugreifen auf als Arbeitsspeicher genutzten Massenspeicher. Ausführungsformen beinhalten einen Mikroprozessor, der einen Mikroprozessor-System-Agent und ein Field Programmable Gate Array(FPGA) beinhaltet. Das FPGA beinhaltet einen FPGA-System-Agent, um vom Mikroprozessor-System-Agent über eine Kommunikationsverbindung empfangene Arbeitsspeicherzugriffsanfragen zu verarbeiten; eine Arbeitsspeichersteuerung, die auf kommunizierende Weise mit dem System Agent gekoppelt ist; und eine serielle Hochgeschwindigkeitsschnittstelle, um den System Agent mit einem Massenspeichersystem zu verbinden. Ausführungsformen können auch eine Massenspeichervorrichtung beinhalten, die durch das High-Speed Serial Interface mit dem FPGA verbunden ist.

公开(公告)号：DE602004016758D1

公开(公告)日：2008-11-06

申请号：DE602004016758

申请日：2004-09-17

Applicant: INTEL CORP

Inventor： ILLIKKAL RAMESHKUMAR ,  CUMMINGS GREGORY

IPC: H04L12/56 ,  H04L29/06

Abstract: According to some embodiments, protocol control information is speculatively pre-fetched from an external memory unit. For example, a processing engine may speculate, based on a receive packet, a connection that will subsequently have a send packet to be processed in accordance with a protocol. The processing engine may also dynamically calculate a time when protocol control information, associated with the speculated connection, is to be pre-fetched from an external memory unit (e.g., the time may be calculated in accordance with an estimated processing time associated with the receive packet and an estimated latency time associated with pre-fetching the protocol control information from the external memory unit). The protocol control information associated with the connection may then be pre-fetched from the external memory unit in accordance with the dynamically calculated time.