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公开(公告)号：ES3003288T3
公开(公告)日：2025-03-10
申请号：ES20718903
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： RAY JOYDEEP , COORAY NIRANJAN , MAIYURAN SUBRAMANIAM , KOKER ALTUG , SURTI PRASOONKUMAR , GEORGE VARGHESE , ANDREI VALENTIN , APPU ABHISHEK , GARCIA GUADALUPE , K PATTABHIRAMAN , KIM SUNGYE , KUMAR SANJAY , MAROLIA PRATIK , OULD-AHMED-VALL ELMOUSTAPHA , RANGANATHAN VASANTH , SADLER WILLIAM , STRIRAMASSARMA LAKSHMINARAYANAN
IPC: G06F12/0804 , G06F7/58 , G06F9/30 , G06F9/38 , G06F9/50 , G06F12/02 , G06F12/06 , G06F12/0811 , G06F12/0862 , G06F12/0866 , G06F12/0875 , G06F12/0893 , G06F12/0895 , G06F12/12 , G06F12/128 , G06F15/173 , G06F16/245
Abstract: Las realizaciones descritas en este documento proporcionan técnicas para permitir la reconfiguración dinámica de la memoria en una unidad de procesamiento de gráficos de propósito general. Una realización descrita en este documento permite la reconfiguración dinámica de las asignaciones de bancos de memoria caché en función de las estadísticas de hardware. Una realización permite la traducción de direcciones de memoria virtual utilizando páginas mixtas de cuatro kilobytes y sesenta y cuatro kilobytes dentro de la misma jerarquía de tabla de páginas y bajo el mismo directorio de páginas. Una realización proporciona un procesador de gráficos y un sistema de procesamiento heterogéneo asociado que tiene regiones cercanas y lejanas del mismo nivel de una jerarquía de caché. (Traducción automática con Google Translate, sin valor legal)
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公开(公告)号：DE102019110023A1
公开(公告)日：2020-01-02
申请号：DE102019110023
申请日：2019-04-16
Applicant: INTEL CORP
Inventor： KAKAIYA UTKARSH Y , MAROLIA PRATIK , FENDER JOSHUA DAVID , NADATHUR SUNDAR , CHITLUR NAGABHUSHAN , YANG YULING , MUNDAY DAVID ALEXANDER
IPC: G06F9/455
Abstract: Es wird ein System bereitgestellt, das einen Hostprozessor enthält, der an einen programmierbaren Beschleunigungscoprozessor gekoppelt ist. Der Coprozessor kann Logik zum Implementieren einer physischen Funktion und von mehreren assoziierten virtuellen Funktionen enthalten. Der Coprozessor kann einen statischen programmierbaren Ressourcenschnittstellenschaltkreis (PIC), der ausgelegt ist, Verwaltungsfunktionen durchzuführen, und eine oder mehrere Bereiche zur teilweisen Neukonfiguration enthalten, in die jeweils eine Beschleunigerfunktionseinheit (AFU) geladen werden kann. Eine AFU kann ferner in AFU-Kontexte (AFCs) partitioniert werden, die jeweils auf eine der virtuellen Funktionen abgebildet werden können. Der PIC ermöglicht eine Hardware-Entdeckung/Nummerierung und das Laden von Vorrichtungstreibern, sodass Sicherheitsisolation und Schnittstellenleistung beibehalten werden.
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公开(公告)号：PL3938914T3
公开(公告)日：2025-03-31
申请号：PL20718903
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： RAY JOYDEEP , COORAY NIRANJAN , MAIYURAN SUBRAMANIAM , KOKER ALTUG , SURTI PRASOONKUMAR , GEORGE VARGHESE , ANDREI VALENTIN , APPU ABHISHEK , GARCIA GUADALUPE , K PATTABHIRAMAN , KIM SUNGYE , KUMAR SANJAY , MAROLIA PRATIK , OULD-AHMED-VALL ELMOUSTAPHA , RANGANATHAN VASANTH , SADLER WILLIAM , STRIRAMASSARMA LAKSHMINARAYANAN
IPC: G06F12/0804 , G06F7/58 , G06F9/30 , G06F9/38 , G06F9/50 , G06F12/02 , G06F12/06 , G06F12/0811 , G06F12/0862 , G06F12/0866 , G06F12/0875 , G06F12/0893 , G06F12/0895 , G06F12/12 , G06F12/128 , G06F15/173 , G06F16/245
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公开(公告)号：DE102018127751A1
公开(公告)日：2019-06-13
申请号：DE102018127751
申请日：2018-11-07
Applicant: INTEL CORP
Inventor： KAKAIYA UTKARSH , CHITLUR NAGABHUSHAN , SANKARAN RAJESH , NAIR MOHAN , MAROLIA PRATIK
Abstract: Offenbart ist ein Beispiel einer Vorrichtung, aufweisend: eine Mehrzahl von Verbindungen zum kommunikativen Koppeln einer Beschleunigereinrichtung mit einer Host-Einrichtung; und ein Adressübersetzungsmodul (ATM) zum Bereitstellen von Adressabbildung zwischen physischen Host-Adressräumen (HPA) und physischen Gast-Adressräumen (GPA) für die Beschleunigereinrichtung, wobei die Mehrzahl von Einrichtungen eine gemeinsame GPA-Domäne teilt und wobei Adressabbildung mit nur einer der Mehrzahl von Verbindungen assoziiert sein soll.
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Patent Agency Ranking
公开(公告)号：DE102018004327B4
公开(公告)日：2025-05-15
申请号：DE102018004327
申请日：2018-05-30
Applicant: INTEL CORP
Inventor： ILLIKKAL RAMESHKUMAR , SANKARANARAYANAN ANANTH , ZIMMERMAN DAVID , MAROLIA PRATIK , SUBHASCHANDRA SUCHIT , MINTURN DAVE
Abstract: Prozessoreinrichtung (202, 302, 402, 502), umfassend:einen Mikroprozessor (212), der einen Mikroprozessor-System-Agent (214) umfasst; undein Field Programmable Gate Array ,FPGA, (204, 304, 404, 504), wobei das FPGA (204, 304, 404, 504) Folgendes umfasst:einen FPGA-System-Agent (206, 306, 406, 506), um vom Mikroprozessor-System-Agent (214) über eine Kommunikationsverbindung (216, 218) empfangene Arbeitsspeicherzugriffsanfragen (230) zu verarbeiten, wobei der FPGA-System-Agent (206, 306, 406, 506) und die Kommunikationsverbindung (216, 218) in einem Kohärenzbereich des Mikroprozessors (212) sind;eine Arbeitsspeichersteuerung (207, 316, 416, 508), die auf kommunizierende Weise mit dem System Agent (206, 306, 406, 506) gekoppelt ist;ein High-Speed Serial Interface (208), um den System Agent (206, 306, 406, 506) mit einem Massenspeichersystem (218) zu verbinden; wobei der FPGA-System-Agent (206, 306, 406, 506) die Arbeitsspeicherzugriffsanfragen (230) durch Übersetzen von Adressen in den Arbeitsspeicherzugriffsanfragen (230) in die Adressen des Massenspeichersystem (218) verarbeitet und auf Daten an den Adressen des Massenspeichersystems (218) durch ein High-Speed Serial Interface (208) zugreift.
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公开(公告)号：DE102021122233A1
公开(公告)日：2022-04-28
申请号：DE102021122233
申请日：2021-08-27
Applicant: INTEL CORP
Inventor： MAROLIA PRATIK , HERDRICH ANDREW J , SANKARAN RAJESH , PAL RAHUL , PUFFER DAVID , SUR SAYANTAN , DURG AJAYA
Abstract: Verfahren und Vorrichtungen für einen Beschleuniger-Controller-Hub (ACH). Der ACH kann eine eigenständige Komponente sein oder auf einem Die oder auf einem Package in einem Beschleuniger, z. B. einer GPU, integriert sein. Der ACH kann eine Host-Device-Link- (HDL-) Schnittstelle, eine oder mehrere Peripheral Component Interconnect Express- (PCIe-) Schnittstellen, eine oder mehrere High-Performance-Beschleuniger-Link- (HPAL-) Schnittstellen und einen Router umfassen, der wirksam mit jeder der HDL-Schnittstelle, der einen oder den mehreren PCIe-Schnittstellen und der einen oder den mehreren HPAL-Schnittstellen gekoppelt ist. Die HDL-Schnittstelle ist ausgebildet, über einen HDL-Link mit einer Host-CPU gekoppelt zu werden, und die eine oder die mehreren HPAL-Schnittstellen sind ausgebildet, mit einer oder mehreren HP ALs gekoppelt zu werden, die für den Zugriff auf High-Performance-Beschleuniger-Fabrics (HPAFs) wie beispielsweise NVlink-Fabrics und CCIX- (Cache Coherent Interconnect for Beschleunigers-) Fabrics verwendet werden. Plattformen umfassend ACHs oder Beschleuniger mit integrierten ACHs unterstützen RDMA-Übertragungen unter Verwendung von RDMA-Semantik, um Übertragungen zwischen Beschleuniger-Speicher auf Initiatoren und Zielen ohne CPU-Beteiligung zu ermöglichen.
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公开(公告)号：DE102020119682A1
公开(公告)日：2021-03-25
申请号：DE102020119682
申请日：2020-07-27
Applicant: INTEL CORP
Inventor： MAROLIA PRATIK , SANKARAN RAJESH , AGARWAL ISHWAR , PALIWAL NITISH
IPC: H04L49/111
Abstract: Bei einer Ausführungsform umfasst ein Eingabe-/Ausgabeport einen zustandsbehafteten Sendeport, der Folgendes aufweist: eine Verlaufsspeicherung zum Speichern eines Werts, der einem Senden-bei-Änderung-Feld eines vorherigen Datenpakets entspricht; einen Komparator zum Vergleichen eines Senden-bei-Änderung-Felds des Datenpakets mit dem in der Verlaufsspeicherung gespeicherten Wert; und eine Auswahlschaltung zum Ausgeben des Datenpakets ohne das Senden-bei-Änderung-Feld, wenn das Senden-bei-Änderung-Feld des Datenpakets mit dem Wert übereinstimmt. Es werden andere Ausführungsformen beschrieben und beansprucht.
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公开(公告)号：DE102018213549A1
公开(公告)日：2019-03-21
申请号：DE102018213549
申请日：2018-08-10
Applicant: INTEL CORP
Inventor： BRENT THOMAS , MAROLIA PRATIK , SUBHASCHANDRA SUCHIT , KRISHNAN SRIVATSAN
IPC: G06F21/30
Abstract: Es werden Verfahren und Vorrichtungen zum Bereitstellen von Zugriffsautorisierung auf Benutzerebene für Cloud-basierte feldprogrammierbare Gate-Arrays offenbart, Eine beispielhafte Vorrichtung weist ein feldprogrammierbares Gate-Array (FPGA) auf, das einen ersten Speicher und einen zweiten, vom ersten Speicher verschiedenen Speicher aufweist. Der erste Speicher speichert einen Bitstrom. Der zweite Speicher speichert ein erstes Benutzer-Tag, das mit dem Bitstrom assoziiert ist. Die beispielhafte Vorrichtung weist ferner einen Kernel mit einem FPGA-Treiber auf, der mit dem FPGA funktionell gekoppelt ist. Der FPGA-Treiber dient zum Empfangen eines Befehls, der mit einem Zugreifen auf das FPGA von einer von einem Benutzer ausgeführten Anwendung assoziiert ist. Der FPGA-Treiber dient ferner zum Identifizieren eines zweiten Benutzer-Tags, das mit dem Befehl assoziiert ist. Der FPGA-Treiber dient ferner zum Bestimmen, ob der Befehl akzeptiert werden soll, basierend auf dem zweiten Benutzer-Tag.
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公开(公告)号：DE102018004327A1
公开(公告)日：2019-01-03
申请号：DE102018004327
申请日：2018-05-30
Applicant: INTEL CORP
Inventor： ILLIKKAL RAMESHKUMAR , SANKARANARAYANAN ANANTH , ZIMMERMAN DAVID , MAROLIA PRATIK , SUBHASCHANDRA SUCHIT , MINTURN DAVE
Abstract: Aspekte der Ausführungsformen beziehen sich auf Systeme, Vorrichtungen und Verfahren zum Zugreifen auf als Arbeitsspeicher genutzten Massenspeicher. Ausführungsformen beinhalten einen Mikroprozessor, der einen Mikroprozessor-System-Agent und ein Field Programmable Gate Array(FPGA) beinhaltet. Das FPGA beinhaltet einen FPGA-System-Agent, um vom Mikroprozessor-System-Agent über eine Kommunikationsverbindung empfangene Arbeitsspeicherzugriffsanfragen zu verarbeiten; eine Arbeitsspeichersteuerung, die auf kommunizierende Weise mit dem System Agent gekoppelt ist; und eine serielle Hochgeschwindigkeitsschnittstelle, um den System Agent mit einem Massenspeichersystem zu verbinden. Ausführungsformen können auch eine Massenspeichervorrichtung beinhalten, die durch das High-Speed Serial Interface mit dem FPGA verbunden ist.
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