公开(公告)号：EP0474671A1

公开(公告)日：1992-03-18

申请号：EP90907725.0

申请日：1990-05-17

Applicant: MOTOROLA, INC.

Inventor： MARTIN, Frederick, L.

IPC: H03K5 ,  G01R25 ,  H03D13 ,  H03L7

CPC classification number: H03D13/004 ,  G01R25/00 ,  H03L7/087

Abstract: Un détecteur de phase numérique (500) produisant une sortie (520) et caractérisé par la différence de phase d'un premier signal d'entrée (175) et d'un deuxième signal d'entrée (275). Ledit détecteur de phase comprend un premier (200) et un deuxième (300) détecteur de phase à l'état double, chacun réalisant une sortie à un cycle de fonctionnement correspondant à la difference de phase entre les signaux d'entrée. Lesdits détecteurs de phase fonctionnant de façon linéaire sur 360 degrés de différence de phase, ils génèrent un signal lorsque la différence de phase entre les deux signaux d'entrée dépasse ladite étendue de 360 degrés. Le premier détecteur de phase (200) mesure la différence de phase entre le premier et le deuxième signaux d'entrée, tandis que le deuxième détecteur de phase (300) mesure la différence de phase entre le deuxième et l'inverse du premier signal d'entrée. Le détecteur de phase présentant une différence de phase comprise dans une étendue de 360 degrés fournit la sortie du détecteur de phase décrit dans l'invention.

公开(公告)号：EP1444783A2

公开(公告)日：2004-08-11

申请号：EP02773869.9

申请日：2002-10-23

Applicant: MOTOROLA, INC.

Inventor： JUAN, Jui-Kuo ,  STENGEL, Robert, E. ,  MARTIN, Frederick, L. ,  BOCKELMAN, David, E.

IPC: H03L1/00

CPC classification number: H03L7/16 ,  H03L7/07 ,  H03L7/0812 ,  H03L7/14 ,  H03L2207/08

Abstract: A delay locked loop frequency synthesizer in several embodiments uses a primary delay line element (24) and one or more secondary delay elements (162 164, 270, 310). In one embodiment, a main delay line (24) is used to coarsely select a frequency output while a secondary delay element (162 164, 270, 310), either passive or active, is used to increase the resolution of the primary delay line (24). In the passive embodiment, a coarse and fine frequency selection is possible by selecting components from the output taps of the main delay line (24) as a driving signal for the passive secondary delay element (310) to provide the coarse adjustment and selecting an output from the secondary delay element (310) to provide the fine selection.

公开(公告)号：WO2004075411A2

公开(公告)日：2004-09-02

申请号：PCT/US2004/003098

申请日：2004-02-04

Applicant: MOTOROLA INC. ,  HARNISHFEGER, David, B. ,  BRUESKE, Daniel, E. ,  MARTIN, Frederick, L.

Inventor： HARNISHFEGER, David, B. ,  BRUESKE, Daniel, E. ,  MARTIN, Frederick, L.

IPC: H03L

CPC classification number: H03L7/099 ,  H03L7/10 ,  H03L7/18

Abstract: A system for coarsely tuning at least one voltage controlled oscillator (VCO) (211) in a phase locked loop (PLL) synthesizer (200) that includes a phase-frequency detector (PFD) for determining a phase difference between a VCO frequency and a reference frequency and providing an error signal if the VCO frequency and reference frequency are at least 2p radians out of phase. A monitor (215) is then used for tracking the number of error signals produced by the PFD. The free running frequency of the VCO may be coarsely tuned in the event the monitor circuit reaches some predetermined level. The invention offers great advantage in enabling a PLL to be coarsely tuned to enable the PLL's VCO to remain with an operational range despite operational factors that effect circuit operation.

Abstract translation: 一种用于在锁相环（PLL）合成器（200）中粗调谐至少一个压控振荡器（VCO）（211）的系统，该系统包括用于确定VCO频率与VCO频率之间的相位差的相位 - 频率检测器（PFD） 参考频率，并且如果VCO频率和参考频率至少为2p弧度相位异相，则提供误差信号。 然后使用监视器（215）来跟踪由PFD产生的误差信号的数量。 在监控电路达到某一预定水平的情况下，VCO的自由运行频率可能会被粗调。 本发明提供了极大的优势，即使PLL能够被粗调谐，以使PLL的VCO保持在操作范围，尽管影响电路操作的操作因素。

公开(公告)号：WO2003041276A2

公开(公告)日：2003-05-15

申请号：PCT/US2002/033935

申请日：2002-10-23

Applicant: MOTOROLA, INC.

Inventor： JUAN, Jui-Kuo ,  STENGEL, Robert, E. ,  MARTIN, Frederick, L. ,  BOCKELMAN, David, E.

IPC: H03L

CPC classification number: H03L7/16 ,  H03L7/07 ,  H03L7/0812 ,  H03L7/14 ,  H03L2207/08

Abstract: A delay locked loop frequency synthesizer in several embodiments uses a primary delay line element (24) and one or more secondary delay elements (162 164, 270, 310). In one embodiment, a main delay line (24) is used to coarsely select a frequency output while a secondary delay element (162 164, 270, 310), either passive or active, is used to increase the resolution of the primary delay line (24). In the passive embodiment, a coarse and fine frequency selection is possible by selecting components from the output taps of the main delay line (24) as a driving signal for the passive secondary delay element (310) to provide the coarse adjustment and selecting an output from the secondary delay element (310) to provide the fine selection.

Abstract translation: 在几个实施例中，延迟锁定环频率合成器使用主延迟线元件（24）和一个或多个辅助延迟元件（162 164,270,310）。 在一个实施例中，主延迟线（24）用于粗略地选择频率输出，而使用无源或有源的辅助延迟元件（162 164,270,310）来增加主延迟线的分辨率 24）。 在被动实施例中，通过从主延迟线（24）的输出抽头中选择分量作为被动次级延迟元件（310）的驱动信号来提供粗调和选择输出，可以进行粗略和精细的频率选择 从第二延迟元件（310）提供精细选择。

公开(公告)号：WO2002073919A1

公开(公告)日：2002-09-19

申请号：PCT/US2002/007219

申请日：2002-03-07

Applicant: MOTOROLA, INC.

Inventor： CALLAWAY, Edgar, H., Jr. ,  MARTIN, Frederick, L. ,  SHI, Qicai

IPC: H04L27/30

CPC classification number: H04B1/707

Abstract: A signaling system is provided in which a spread spectrum code is cyclically shifted by a cyclical shift (206) dictated by a bit pattern of one or more bits (204). The cyclically shifted spread spectrum code (212A) is used to modulate (216) carrier frequency, and transmitted from a transmitter to a receiver. At the receiver the signal including the cyclically shifted spectrum code is demodulated to recover the cyclically shifted code. The cyclical shift is then determined and the bit pattern which is associated with the cyclical shift is output. The method can be used in direct sequence spread spectrum communication.

Abstract translation: 提供了一种信令系统，其中扩频码被循环移位由一个或多个比特（204）的比特模式指定的循环移位（206）。 循环移位扩频码（212A）用于调制（216）载波频率，并从发射机发射到接收机。 在接收机处，解调包括循环移位的频谱码的信号以恢复循环移位码。 然后确定循环移位，并输出与循环移位相关联的位模式。 该方法可用于直接序列扩频通信。

公开(公告)号：WO1993018587A1

公开(公告)日：1993-09-16

申请号：PCT/US1993001798

申请日：1993-02-26

Applicant: MOTOROLA, INC.

Inventor： MOTOROLA, INC. ,  MARTIN, Frederick, L.

IPC: H03L07/18

CPC classification number: H03K19/0016 ,  H03L7/18

Abstract: An electronic circuit (100) includes a load stage circuit (116) having at least one FET (118 and 120). The load stage circuit (116) includes an adjustment terminal responsive to an adjustment voltage for controlling the load resistance of the FET (118 and 120). The electronic circuit (100) also includes a bias current generator (124) for generating a bias current. A current steering circuit (122) controls the amount of bias current supplied to the load stage circuit (116). The electronic circuit (100) also includes a plurality of output terminals (112 and 114) for providing an output which is responsive to voltages applied at input terminals (104, 106 and 108) of the current steering circuit (122). Circuit (100) allows for the adjustment of the bias current to the circuit in order to achieve optimum power dissipation over changing operating conditions.

公开(公告)号：EP0483260B1

公开(公告)日：1995-09-13

申请号：EP90911651.9

申请日：1990-06-18

Applicant: MOTOROLA, INC.

Inventor： MARTIN, Frederick, L.

IPC: H03L7/087

CPC classification number: H03L7/087

Abstract: A phase detector (20) is provided for detecting the phase difference between a first input signal and a second input signal and providing an output corresponding thereto. The phase detector (20) comprises a dual state phase detector (28), a tri-state phase detector (32), a control input (2) for receiving a control signal, and a control circuit (8, 12, 14 and 16) for selecting either the dual state phase detector (28) or tri-state phase detector (32). The dual state phase detector compares the phase difference between the first input signal and the second input signal. The tri-state phase detector (32) compares the phase difference between the second input signal and the inverse of the first input signal. The control circuit selects the output of the dual state phase detector (28) or selects the output of the tri-state phase detector (32) based upon the control signal.

公开(公告)号：EP0593642A1

公开(公告)日：1994-04-27

申请号：EP92915491.0

申请日：1992-07-02

Applicant: MOTOROLA, INC.

Inventor： MARTIN, Frederick, L. ,  GHOMESHI, Mohammad, M.

IPC: H03L7 ,  H03C3

CPC classification number: H03C3/0983 ,  H03C3/0975 ,  H03L7/185 ,  H03L7/23

Abstract: Synthétiseur à boucles multiples (100) destiné à produire un signal de sortie (114) ayant des composantes parasites minima, qui comprend une première boucle (116) de synthétiseur dotée d'un étage diviseur (108) et d'un étage oscillateur (106) afin de fournir un signal de sortie d'oscillateur (118). Ledit synthétiseur à boucles multiples (100) comprend également au moins une boucle de synthétiseur supplémentaire (121) qui possède aussi une sortie destinée à fournir un signal de sortie de boucle (120). Il comprend en outre un mélangeur (110) à équilibrage d'images relié à l'étage diviseur (108) de la première boucle de synthétiseur, en vue de mélanger le signal de sortie d'oscillateur (118) de la première boucle de synthétiseur (116) avec la sortie de boucle (120) de la (des) boucle(s) de synthétiseur supplémentaire(s) (121).

公开(公告)号：EP0483260A1

公开(公告)日：1992-05-06

申请号：EP90911651.0

申请日：1990-06-18

Applicant: MOTOROLA, INC.

Inventor： MARTIN, Frederick, L.

IPC: H03D13 ,  H03L7

CPC classification number: H03L7/087

Abstract: L'invention concerne un détecteur de phases (20) destiné à détecter la différence de phases entre un premier signal d'entrée et un second signal d'entrée, et destiné à produire une sortie correspondant à ladite différence. Ledit détecteur de phases (20) comprend un détecteur de phases à double état (28), un détecteur de phases à triple état (32), une entrée de commande (2) destinée à recevoir un signal de commande, ainsi qu'un circuit de commande (8, 12, 14 et 16) destiné à sélectionner soit le détecteur de phases à double état (28) soit le détecteur de phases à triple état (32). Ledit détecteur de phases à double état compare la différence de phase entre le premier signal d'entrée et le second signal d'entrée. Ledit détecteur de phases à triple état (32) compare la différence de phase entre le second signal d'entrée et l'inverse dudit premier signal d'entrée. Le circuit de commande sélectionne la sortie du détecteur de phases à double état (28) ou sélectionne la sortie du détecteur de phases à triple état (32) sur la base du signal de commande.

公开(公告)号：WO2003058861A1

公开(公告)日：2003-07-17

申请号：PCT/US2002/039321

申请日：2002-12-10

Applicant: MOTOROLA, INC.

Inventor： MARTIN, Frederick, L. ,  STENGEL, Robert, E. ,  JUAN, Jui-Kuo

IPC: H04J1/20

CPC classification number: H03L7/22 ,  H03L7/0812 ,  H03L7/16

Abstract: A D/P converter (100) includes a controller (102) for controlling a plurality of D/P blocks (104, 106, 108). Each of the individual D/P blocks (104, 106, 108) provides an output signal (132, 134, 136) which is combined by a combiner (110) to produce an output signal (112). The D/P converter (100) produces outputs at a rate up to one per reference clock cycle. This allows for minimization of power consumption of the D/P converter (100) and/or improved frequency range for a synthesizer or other device utilizing the D/P converter (100).

Abstract translation: D / P转换器（100）包括用于控制多个D / P块（104,106,108）的控制器（102）。 各个D / P块（104,106,108）中的每一个提供由组合器（110）组合以产生输出信号（112）的输出信号（132,134,136）。 D / P转换器（100）以每个参考时钟周期多达一个速率产生输出。 这允许使用D / P转换器（100）的合成器或其他设备的D / P转换器（100）的功耗最小化和/或改善的频率范围。