公开(公告)号：BR122021025020A2

公开(公告)日：2022-03-15

申请号：BR122021025020

申请日：2020-05-20

Applicant: PANASONIC IP CORP AMERICA

Inventor： ABE KIYOFUMI ,  TOMA TADAMASA ,  NISHI TAKAHIRO ,  DRUGEON VIRGINIE ,  KATO YUSUKE

IPC: H04N19/70

Abstract: codificador, decodificador e mídia legível por computador não transitória. a presente invenção refere-se a um conjunto de circuitos (160) de um codificador (100) que é configurado para codificar uma imagem de acordo com uma estrutura de codificação, incluindo uma figura de ponto de acesso aleatório intra (irap), figura dianteiras a serem emitidas antes da figura de irap na ordem de emissão e figuras traseiras a serem emitidas após a figura de irap na ordem de emissão. quando a imagem é codificada, o conjunto de circuitos (160) codifica, de acordo com uma sinalização em um fluxo de bits, no máximo uma figura traseira entre as figuras traseiras antes de codificar as figuras dianteiras na ordem de codificação, e codifica as figuras traseiras diferentes de, no máximo, uma figura traseira após codificação das figuras dianteiras na ordem de codificação. a sinalização indica se uma imagem de cada uma das unidades de acesso no fluxo de bits é uma figura de campo. o conjunto de circuitos (160) codifica no máximo uma figura traseira antes de codificar as figuras dianteiras na ordem de codificação quando a sinalização indica que a figura é uma figura de campo.

公开(公告)号：BR112021026080A2

公开(公告)日：2022-02-08

申请号：BR112021026080

申请日：2020-08-28

Applicant: PANASONIC IP CORP AMERICA

Inventor： KIYOFUMI ABE ,  SAITOU HIDEO ,  OHKAWA MASATO ,  TOMA TADAMASA ,  NISHI TAKAHIRO ,  KATO YUSUKE

IPC: H04N19/70 ,  H04N19/85

Abstract: codificador, decodificador, método de codificação e método de decodificação. é fornecido um codificador (100) que inclui: conjunto de circuitos (a1); e memória (a2) acoplada ao conjunto de circuitos (a1). em operação, o conjunto de circuitos (a1): realiza um processo de mapeamento de mapeamento de luma com escalonamento de croma (lmcs) para transformar um primeiro espaço de valor de pixel aplicado a um sinal de imagem de exibição de luma em um segundo espaço de valor de pixel aplicado a um sinal de processo de codificação luma, usando segmentos de linha que formam uma curva de transformada, em que cada uma das quais corresponde a uma seção diferente dentre as seções obtidas pela partição do primeiro espaço de valor de pixel; e codifica uma imagem, e na realização do lmcs, o conjunto de circuitos determina a curva de transformada de modo que dentre os valores de limite no segundo espaço de valor de pixel que estão localizados nos limites entre os segmentos de linha, um primeiro valor obtido pela divisão de um valor de limite por uma largura de base definida de acordo com uma profundidade de bits da imagem não seja igual a um segundo valor obtido dividindo-se outro valor de limite pela largura de base.

公开(公告)号：AU2020298425A2

公开(公告)日：2022-01-06

申请号：AU2020298425

申请日：2020-06-15

Applicant: PANASONIC IP CORP AMERICA

Inventor： TOMA TADAMASA ,  NISHI TAKAHIRO ,  ABE KIYOFUMI ,  KATO YUSUKE

IPC: H04N19/577

Abstract: A coding device (100) is provided with a circuit and a memory connected to the circuit. The circuit in operation: derives, as a first parameter, a sum of a plurality of horizontal gradient sum absolute values respectively derived with respect to a plurality of relative pixel positions; derives, as a second parameter, a sum of a plurality of vertical gradient sum absolute values respectively derived with respect to the plurality of relative pixel positions; derives, as a third parameter, a sum of a plurality of horizontally corresponding pixel difference values respectively derived with respect to the plurality of relative pixel positions; derives, as a fourth parameter, a sum of a plurality of vertically corresponding pixel difference values respectively derived with respect to the plurality of relative pixel positions; derives, as a fifth parameter, a sum of a plurality of vertically corresponding horizontal gradient sums respectively derived with respect to the plurality of relative pixel positions; and, using the first parameter, the second parameter, the third parameter, the fourth parameter, and the fifth parameter, generates a prediction image for use in coding of a current block.

公开(公告)号：AU2020298425A1

公开(公告)日：2021-12-23

申请号：AU2020298425

申请日：2020-06-15

Applicant: PANASONIC IP CORP AMERICA

Inventor： TOMA TADAMASA ,  NISHI TAKAHIRO ,  ABE KIYOFUMI ,  KATO YUSUKE

IPC: H04N19/577

Abstract: A coding device (100) is provided with a circuit and a memory connected to the circuit. The circuit in operation: derives, as a first parameter, a sum of a plurality of horizontal gradient sum absolute values respectively derived with respect to a plurality of relative pixel positions; derives, as a second parameter, a sum of a plurality of vertical gradient sum absolute values respectively derived with respect to the plurality of relative pixel positions; derives, as a third parameter, a sum of a plurality of horizontally corresponding pixel difference values respectively derived with respect to the plurality of relative pixel positions; derives, as a fourth parameter, a sum of a plurality of vertically corresponding pixel difference values respectively derived with respect to the plurality of relative pixel positions; derives, as a fifth parameter, a sum of a plurality of vertically corresponding horizontal gradient sums respectively derived with respect to the plurality of relative pixel positions; and, using the first parameter, the second parameter, the third parameter, the fourth parameter, and the fifth parameter, generates a prediction image for use in coding of a current block.

公开(公告)号：CA3119646A1

公开(公告)日：2020-07-09

申请号：CA3119646

申请日：2019-12-23

Applicant: PANASONIC IP CORP AMERICA

Inventor： LIM CHONG SOON ,  SUN HAI WEI ,  TEO HAN BOON ,  LI JING YA ,  KUO CHE-WEI ,  ABE KIYOFUMI ,  TOMA TADAMASA ,  NICHI TAKAHIRO ,  KATO YUSUKE

IPC: H04N19/117

Abstract: A coding device (100) that codes coding target blocks of an image is provided with a processor (a1) and memory (a2) that is connected to the processor (a1). The processor (a1) generates, for a motion, a first predicted image having an integer pixel unit on the basis of a motion vector, and uses an interpolation filter to interpolate the values of the minimum pixel positions between a plurality of integer pixels included in the first predicted image, thereby generating a second predicted image, and, on the basis of the second predicted image, codes coding target blocks. Usage of the interpolation filter involves switching between a first interpolation filter and a second interpolation filter in which the number of taps differs from the first interpolation filter.

公开(公告)号：MX2025000828A

公开(公告)日：2025-03-07

申请号：MX2025000828

申请日：2022-02-23

Applicant: PANASONIC IP CORP AMERICA

Inventor： LI JING YA ,  LIM CHONG SOON ,  TEO HAN BOON ,  KUO CHE-WEI ,  SUN HAI WEI ,  WANG CHU TONG ,  ABE KIYOFUMI ,  NISHI TAKAHIRO ,  TOMA TADAMASA ,  KATO YUSUKE

IPC: H04N19/52 ,  H04N19/593

Abstract: Un codificador (100) incluye circuitos y una memoria acoplada a los circuitos. Los circuitos, en funcionamiento: determinan si un tamaño de un bloque actual, que es una unidad para la que se genera una lista de candidatos a vector que incluye candidatos a vector, es menor o igual que un umbral (S3001); cuando el tamaño del bloque actual es menor o igual que el umbral (SÍ en S3001), generan la lista de candidatos a vector registrando un candidato a vector de movimiento basado en la historia (HMVP) en la lista de candidatos a vector desde una tabla HMVP sin realizar un primer proceso de poda (S3002); cuando el tamaño del bloque actual es mayor que el umbral (NO en S3001), generan la lista de candidatos a vectores realizando el primer proceso de poda y registrando el candidato a vector HMVP en la lista de candidatos a vector desde la tabla HMVP (S3003); y codifican el bloque actual usando la lista de candidatos a vector (S3004).

公开(公告)号：MX2022006694A

公开(公告)日：2022-07-12

申请号：MX2022006694

申请日：2020-12-08

Applicant: PANASONIC IP CORP AMERICA

Inventor： KATO YUSUKE ,  DRUGEON VIRGINIE ,  TOMA TADAMASA ,  NISHI TAKAHIRO ,  ABE KIYOFUMI

IPC: H04N19/70

Abstract: Un codificador (100) incluye la circuitería y la memoria acoplada a la circuitería. La circuitería: asigna respectivamente, a las rebanadas incluidas en un campo, los índices de rebanada de nivel de campo que son consecutivos sin un intervalo en la totalidad del campo y son consecutivos sin un intervalo en cada uno de los subcampos incluidos en el campo; asigna respectivamente, a las rebanadas, índices de rebanada de nivel de subcampo que son consecutivos sin un espacio en cada uno de los subcampos, y tiene el mismo orden que un orden de los índices de rebanada de nivel de campo en el subcampo; codifica respectivamente los índices de rebanada de nivel de subcampo en encabezados de rebanada correspondientes respectivamente a las rebanadas; y codifica cada una de las rebanadas en un flujo de bits.

公开(公告)号：CA3137175A1

公开(公告)日：2020-10-29

申请号：CA3137175

申请日：2020-04-24

Applicant: PANASONIC IP CORP AMERICA

Inventor： KATO YUSUKE ,  NISHI TAKAHIRO ,  TOMA TADAMASA ,  ABE KIYOFUMI

IPC: H04N19/13

Abstract: This coding device (100) comprises a circuit and a memory connected to the circuit, wherein the circuit limits the number of processes of context-adaptive coding in an operation, codes the blocks of an image, and in the coding of blocks, in the cases in which orthogonal transformation is applied to a block and in which orthogonal transformation is not applied to a block, a sub-block flag coding process which uses context-adaptive coding to code a sub-block flag indicating whether the sub-blocks contained within a block contain a non-zero coefficient is carried out without being included in the number of processes.

公开(公告)号：MX2025000825A

公开(公告)日：2025-03-07

申请号：MX2025000825

申请日：2021-08-06

Applicant: PANASONIC IP CORP AMERICA

Inventor： LIM CHONG SOON ,  SUN HAI WEI ,  TEO HAN BOON ,  LI JING YA ,  KUO CHE-WEI ,  ABE KIYOFUMI ,  TOMA TADAMASA ,  NISHI TAKAHIRO ,  KATO YUSUKE

IPC: H04N19/52 ,  H04N19/105 ,  H04N19/119 ,  H04N19/159 ,  H04N19/176

Abstract: Se proporciona un codificador (100) que incluye: circuitería; y una memoria acoplada a la circuitería, en el cual en operación, la circuitería: genera una imagen de predicción de un bloque actual a ser procesado, por medio del uso de un primer vector de movimiento (paso S3001); y actualiza una tabla de predictores de vectores de movimiento basados en la historia (HMVP) por medio del uso de un primer candidato que tiene el primer vector de movimiento, la tabla de HMVP almacena, en un método de primera entrada-primera salida (FIFO), una pluralidad de segundos candidatos cada uno que tiene un segundo vector de movimiento usado para un bloque procesado (paso S3002), y en la actualización de la tabla de HMVP, la circuitería: determina si un tamaño del bloque actual es menor que o igual a un tamaño umbral (paso S30021); y omite la actualización de la tabla de HMVP (paso S30022) cuando se determina que el tamaño del bloque actual es menor que o igual al tamaño umbral (Si en el paso S30021).

公开(公告)号：BR122021025014A2

公开(公告)日：2022-03-15

申请号：BR122021025014

申请日：2020-05-20

Applicant: PANASONIC IP CORP AMERICA

Inventor： ABE KIYOFUMI ,  TOMA TADAMASA ,  NISHI TAKAHIRO ,  DRUGEON VIRGINIE ,  KATO YUSUKE

IPC: H04N19/70

Abstract: codificador, decodificador e mídia legível por computador não transitória. a presente invenção refere-se a um conjunto de circuitos (160) de um codificador (100) que é configurado para codificar uma imagem de acordo com uma estrutura de codificação, incluindo uma figura de ponto de acesso aleatório intra (irap), figura dianteiras a serem emitidas antes da figura de irap na ordem de emissão e figuras traseiras a serem emitidas após a figura de irap na ordem de emissão. quando a imagem é codificada, o conjunto de circuitos (160) codifica, de acordo com uma sinalização em um fluxo de bits, no máximo uma figura traseira entre as figuras traseiras antes de codificar as figuras dianteiras na ordem de codificação, e codifica as figuras traseiras diferentes de, no máximo, uma figura traseira após codificação das figuras dianteiras na ordem de codificação. a sinalização indica se uma imagem de cada uma das unidades de acesso no fluxo de bits é uma figura de campo. o conjunto de circuitos (160) codifica no máximo uma figura traseira antes de codificar as figuras dianteiras na ordem de codificação quando a sinalização indica que a figura é uma figura de campo.