公开(公告)号：AU2010200778A1

公开(公告)日：2010-03-25

申请号：AU2010200778

申请日：2010-03-02

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  NOVICHKOV VLADIMIR ,  JIN HUI

IPC: G06F9/50 ,  H03M13/00

Abstract: A flexible and relatively hardware efficient LDPC decoder is described. The decoder can be implemented with a level of parallelism which is less than the full parallelism of the code structure used to control the decoding process. Each command of a relatively simple control code used to describe the code structure can be stored and executed multiple times to complete the decoding of a codeword. Different codeword lengths are supported using the same set of control code instructions but with the code being implemented a different number of times depending on the codeword length. The decoder can switch between decoding codewords of different lengths, without the need to change the stored code description information, by simply changing a code lifting factor that is indicative of codeword length and is used to control the decoding process.; When decoding codewords shorter than the maximum supported codeword length some block storage locations may go unused.

公开(公告)号：UA86987C2

公开(公告)日：2009-06-10

申请号：UAA200702219

申请日：2005-08-01

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  NOVICHKOV VLADIMIR

IPC: H03M13/00 ,  H03M13/03

Abstract: Визобретенииописаныспособыи устройстводлявоплощенияэффективныхс использованиемпамятидекодеровкодовс LDPC. Всоответствиис изобретением, информациюсохраняютв уплотненномсостояниидляоперацийобработкиконтрольныхвершин. Состояниеконтрольнойвершиныполностьюобновляют, апотомподвергаютпроцессувытягиваниядлягенерированиясообщенийотконтрольныхвершиндовершинпеременных. Знакисообщений, которыепринимаютотвершинпеременных, можносохранятьс помощьюблокаобработкиконтрольныхвершин, всоответствиис изобретением, дляисп�

公开(公告)号：AT556490T

公开(公告)日：2012-05-15

申请号：AT04758785

申请日：2004-04-02

Applicant: QUALCOMM INC

Inventor： JIN HUI ,  RICHARDSON TOM ,  NOVICHKOV VLADIMIR

IPC: H03M13/00 ,  H03M13/29 ,  H03M13/31 ,  H04K1/00 ,  H04L1/00

Abstract: Data communication over a block-coherent channel in a communication system is described. Low-complexity demodulation techniques that allow good performance are described. A dwell, e.g., a set of block coherent symbols transmitted including a known symbol, e.g., a pseudo pilot symbol, are received, demodulated and decoded by a joint decoder/demodulator employing soft inputs, soft outputs, and interleaving of messages. Low-complexity SISO demodulator is suitable for processing pseudo-pilot modulated information corresponding to each of one or more dwells. The low-complexity method achieves good performance when turbo equalization is used. Some decoding and demodulation embodiments include independent phase estimates and updated independent phase estimates following the extrinsic principle to generate soft symbol values and soft bits.

公开(公告)号：HK1150476A1

公开(公告)日：2011-12-30

申请号：HK11104473

申请日：2011-05-05

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  JIN HUI ,  NOVICHKOV VLADIMIR

IPC: H03M20060101

Abstract: A flexible and relatively hardware efficient LDPC decoder is described. The decoder can be implemented with a level of parallelism which is less than the full parallelism of the code structure used to control the decoding process. Each command of a relatively simple control code used to describe the code structure can be stored and executed multiple times to complete the decoding of a codeword. Different codeword lengths are supported using the same set of control code instructions but with the code being implemented a different number of times depending on the codeword length. The decoder can switch between decoding codewords of different lengths, without the need to change the stored code description information, by simply changing a code lifting factor that is indicative of codeword length and is used to control the decoding process.; When decoding codewords shorter than the maximum supported codeword length some block storage locations may go unused.

公开(公告)号：AU2010200777A1

公开(公告)日：2010-03-25

申请号：AU2010200777

申请日：2010-03-02

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  NOVICHKOV VLADIMIR ,  JIN HUI

IPC: H03M13/00

Abstract: A flexible and relatively hardware efficient LDPC decoder is described. The decoder can be implemented with a level of parallelism which is less than the full parallelism of the code structure used to control the decoding process. Each command of a relatively simple control code used to describe the code structure can be stored and executed multiple times to complete the decoding of a codeword. Different codeword lengths are supported using the same set of control code instructions but with the code being implemented a different number of times depending on the codeword length. The decoder can switch between decoding codewords of different lengths, without the need to change the stored code description information, by simply changing a code lifting factor that is indicative of codeword length and is used to control the decoding process.; When decoding codewords shorter than the maximum supported codeword length some block storage locations may go unused.

公开(公告)号：AU2010200776A1

公开(公告)日：2010-03-25

申请号：AU2010200776

申请日：2010-03-02

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  NOVICHKOV VLADIMIR ,  JIN HUI

IPC: H03M13/00

Abstract: A flexible and relatively hardware efficient LDPC decoder is described. The decoder can be implemented with a level of parallelism which is less than the full parallelism of the code structure used to control the decoding process. Each command of a relatively simple control code used to describe the code structure can be stored and executed multiple times to complete the decoding of a codeword. Different codeword lengths are supported using the same set of control code instructions but with the code being implemented a different number of times depending on the codeword length. The decoder can switch between decoding codewords of different lengths, without the need to change the stored code description information, by simply changing a code lifting factor that is indicative of codeword length and is used to control the decoding process.; When decoding codewords shorter than the maximum supported codeword length some block storage locations may go unused.

公开(公告)号：HK1131474A1

公开(公告)日：2010-01-22

申请号：HK09111354

申请日：2009-12-03

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  JIN HUI ,  NOVICHKOV VLADIMIR

IPC: H03M20060101

Abstract: A flexible and relatively hardware efficient LDPC decoder is described. The decoder can be implemented with a level of parallelism which is less than the full parallelism of the code structure used to control the decoding process. Each command of a relatively simple control code used to describe the code structure can be stored and executed multiple times to complete the decoding of a codeword. Different codeword lengths are supported using the same set of control code instructions but with the code being implemented a different number of times depending on the codeword length. The decoder can switch between decoding codewords of different lengths, without the need to change the stored code description information, by simply changing a code lifting factor that is indicative of codeword length and is used to control the decoding process.; When decoding codewords shorter than the maximum supported codeword length some block storage locations may go unused.

公开(公告)号：ES2365131T3

公开(公告)日：2011-09-22

申请号：ES02739608

申请日：2002-05-31

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  NOVICHKOV VLADIMIR

IPC: H03M13/11

Abstract: Un aparato (1500, 1600, 1700) para la realización de operaciones de decodificación de paso de mensajes usando gráficos LDPC convertidos a vectores que representan matrices de comprobación de paridad elevadas por lo que, en una matriz de comprobación de paridad elevada los elementos cero de una matriz de comprobación de paridad H de un código LDPC proyectado se reemplazan con matrices de Z x Z ceros y los elementos 1 de la matriz de comprobación de paridad H se reemplazan con matrices de permutación de Z x Z comprendiendo el aparato: una memoria (1506) incluyendo un conjunto de localizaciones de memoria para almacenar L conjuntos de Z mensajes de K bits, donde Z es un número entero positivo mayor de uno y K y L son números enteros positivos distintos de cero; un procesador de vectores de nodos (1508) incluyendo Z unidades de procesamiento de nodos en paralelo, cada una de las unidades de procesamiento de nodos (1508) para realizar al menos una de las operaciones de procesamiento de nodos de restricciones y una operación de procesamiento de nodos de variables; y un dispositivo de conmutación (1520) acoplado a la memoria (1506) y al procesador de vectores de nodos (1508), el dispositivo de conmutación (1520) para pasar conjuntos de Z mensajes de K bits, pasado cada conjunto de Z mensajes de K bits en paralelo entre dicha memoria y dicho procesador de vectores de nodos y para reordenar los mensajes en al menos uno de dichos conjuntos de mensajes en respuesta a la información de control de conmutación, un módulo de ordenamiento de mensajes (1504) acoplado a dicho dispositivo de conmutación para generar dicha información de control de conmutación usada para controlar el reordenamiento de mensajes en dicho, al menos, un conjunto de mensajes, en el que el módulo de reordenamiento de mansajes (1504) está además acoplado a dicha memoria y genera secuencialmente conjuntos de indicadores, controlando cada uno de los identificadores de conjunto la memoria para acceder a las localizaciones de memoria correspondientes a uno de dichos conjuntos de mensajes en una operación de lectura o escritura única por la que, uno de dichos conjuntos de Z mensajes de K bits se escribe o se lee como una unidad única accediendo a todos los Z mensajes de dicho conjunto usando una instrucción SIMD.

公开(公告)号：AT514231T

公开(公告)日：2011-07-15

申请号：AT02739608

申请日：2002-05-31

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  NOVICHKOV VLADIMIR

IPC: H03M13/11 ,  H03M13/29 ,  G06N3/02

Abstract: Methods and apparatus for decoding codewords (902) using message passing decoding techniques which are particularly well suited for use with low density parity check (LDPC) codes and long codewords are described. The described methods allow decoding graph structures which are largely comprised of multiple identical copies of a much smaller graph (1000). Copies of the smaller graph are subject to a controlled permutation operation (904) to create the larger graph structure. The same controlled permutations are directly implemented to support message passing between the replicated copies of the small graph. Messages corresponding to individual copies of the graph are stored in a memory and accessed in sets, one from each copy of the graph, using a SIMD read or write instruction. The graph permutation operation may be implemented by simply reordering messages, e.g., using a cyclic permutation operation, in each set of messages react out of a message memory so that the messages are passed to processing circuits corresponding to different copies of the small graph.

公开(公告)号：ES2356767T3

公开(公告)日：2011-04-13

申请号：ES02800936

申请日：2002-10-07

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  NOVICHKOV VLADIMIR

IPC: G06F11/10 ,  H03M13/11 ,  G06F17/50 ,  G06N3/02 ,  H03M13/00 ,  H03M13/03 ,  H03M13/09 ,  H03M13/19 ,  H03M13/39

Abstract: Un sistema de detección y/o corrección de errores, comprendiendo el sistema: medios (1500) para generar valores de verosimilitud logarítmica cuantificados a múltiplos enteros de 1/2 ln 2 para producir valores y0 de verosimilitud logarítmica cuantificados a partir de los valores recibidos; un decodificador (358, 600) de paso de mensajes, acoplado a dichos medios para generar valores de verosimilitud logarítmica, para realizar operaciones de decodificación de paso de mensajes usando dichos valores y0 de verosimilitud logarítmica cuantificados como valores de entrada; en el que dicho decodificador (358, 600) de paso de mensajes incluye un dispositivo (1300) para realizar operaciones de procesamiento de nodo que comprende un módulo (1302) acumulador para procesar, en secuencia, mensajes m de entrada correspondientes a una pluralidad de nodos, representando cada mensaje m de entrada un valor de verosimilitud logarítmica cuantificado a múltiplos enteros de 1/2 In 2, recibiéndose un conjunto de mensajes de entrada por nodo, siendo el número de mensajes en un conjunto de mensajes correspondientes a un nodo igual al grado d de dicho nodo, donde d es un entero positivo distinto de cero, y para generar una suma de mensajes total a partir de un conjunto de mensajes m de entrada recibidos secuencialmente correspondientes a un nodo, generándose una suma de nodo total para cada conjunto recibido de mensajes de entrada, teniendo el módulo (1302) acumulador un elemento (1312) de retardo para almacenar una suma continua y un multiplexor (1314), MUX, adaptado para emitir la suma continua, o un cero cuando un primer mensaje en el conjunto de mensajes m de entrada correspondientes al nodo se suministra al módulo acumulador una línea de retardo de mensajes que incluye una unidad (1306) de retardo controlable para almacenar cada uno de los mensajes m de entrada recibidos secuencialmente durante un período de tiempo directamente proporcional al grado d del nodo al que corresponde cada mensaje almacenado; y un módulo (1304) de generación de mensajes para generar mensajes de salida correspondientes a un nodo a partir de la suma total correspondiente al nodo y los mensajes retardados correspondientes a dicho nodo, generando el módulo (1304) de generación de mensajes un mensaje de salida para cada mensaje de entrada recibido correspondiente al nodo.