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    Node processors for use in parity check decoders
    1.
    发明专利
    Node processors for use in parity check decoders 有权
    使用异常检查代码的节点处理器

    公开(公告)号：JP2012257287A

    公开(公告)日：2012-12-27

    申请号：JP2012166960

    申请日：2012-07-27

    Applicant: Qualcomm Inc ,  クゥアルコム・インコーポレイテッドQualcomm Incorporated

    Inventor： RICHARDSON TOM ,  NOVICHKOV VLADIMIR

    IPC: G06F11/10 ,  H03M13/19 ,  G06F17/50 ,  G06N3/02 ,  H03M13/00 ,  H03M13/03 ,  H03M13/09 ,  H03M13/11 ,  H03M13/39

    CPC classification number: H03M13/1137 ,  G06N3/02 ,  H03M13/1102 ,  H03M13/1111 ,  H03M13/1117 ,  H03M13/112 ,  H03M13/1125 ,  H03M13/1131 ,  H03M13/1134 ,  H03M13/1145 ,  H03M13/6362 ,  H03M13/6502 ,  H03M13/6577 ,  H03M13/658 ,  H03M13/6583

    Abstract: PROBLEM TO BE SOLVED: To provide techniques for implementing message passing decoders, e.g., LDPC decoders.SOLUTION: Messages are quantized to integer multiples of 1/2 ln2, and transformed between a more compact variable node message representation format and less compact constraint node message representation format. The variable node message format allows variable node message operations to be performed through simple additions and subtractions while the constraint node representation allows constraint node message processing to be performed through simple additions and subtractions. Variable and constraint nodes are implemented using an accumulator module 1302, a subtractor module 1304 and a delay pipeline 1306. The accumulator module 1302 generates and stores an accumulated message sum 1316, and then delayed input messages from the delay pipeline 1306 are subtracted from the accumulated message sum to generate output messages 1321.

    Abstract translation: 要解决的问题：提供用于实现消息传递解码器（例如LDPC解码器）的技术。 消息被量化为1/2 ln2的整数倍，并且在更紧凑的可变节点消息表示格式和较不紧凑的约束节点消息表示格式之间进行变换。 变量节点消息格式允许通过简单的加法和减法执行变量节点消息操作，而约束节点表示允许通过简单的加法和减法执行约束节点消息处理。 可变和约束节点使用累加器模块1302，减法器模块1304和延迟流水线1306来实现。累加器模块1302生成并存储累加的消息总和1316，然后从累积的缓冲流程1306中减去来自延迟流水线1306的延迟的输入消息 消息总和生成输出消息1321.版权所有：（C）2013，JPO＆INPIT

    LDPC DECODING METHODS AND APPARATUS LDPC
    3.
    发明专利
    LDPC DECODING METHODS AND APPARATUS LDPC 未知

    公开(公告)号：HK1150475A1

    公开(公告)日：2011-12-30

    申请号：HK11104472

    申请日：2011-05-05

    Applicant: QUALCOMM INC

    Inventor： RICHARDSON TOM ,  JIN HUI ,  NOVICHKOV VLADIMIR

    IPC: H03M20060101

    Abstract: A flexible and relatively hardware efficient LDPC decoder is described. The decoder can be implemented with a level of parallelism which is less than the full parallelism of the code structure used to control the decoding process. Each command of a relatively simple control code used to describe the code structure can be stored and executed multiple times to complete the decoding of a codeword. Different codeword lengths are supported using the same set of control code instructions but with the code being implemented a different number of times depending on the codeword length. The decoder can switch between decoding codewords of different lengths, without the need to change the stored code description information, by simply changing a code lifting factor that is indicative of codeword length and is used to control the decoding process.; When decoding codewords shorter than the maximum supported codeword length some block storage locations may go unused.

    LDPC decoding methods and apparatus
    4.
    发明专利
    LDPC decoding methods and apparatus 未知

    公开(公告)号：AU2010200778B2

    公开(公告)日：2011-03-10

    申请号：AU2010200778

    申请日：2010-03-02

    Applicant: QUALCOMM INC

    Inventor： RICHARDSON TOM ,  NOVICHKOV VLADIMIR ,  JIN HUI

    IPC: G06F9/50 ,  H03M13/00

    Abstract: A flexible and relatively hardware efficient LDPC decoder is described. The decoder can be implemented with a level of parallelism which is less than the full parallelism of the code structure used to control the decoding process. Each command of a relatively simple control code used to describe the code structure can be stored and executed multiple times to complete the decoding of a codeword. Different codeword lengths are supported using the same set of control code instructions but with the code being implemented a different number of times depending on the codeword length. The decoder can switch between decoding codewords of different lengths, without the need to change the stored code description information, by simply changing a code lifting factor that is indicative of codeword length and is used to control the decoding process.; When decoding codewords shorter than the maximum supported codeword length some block storage locations may go unused.

    LDPC decoding methods and apparatus
    6.
    发明专利
    LDPC decoding methods and apparatus 未知

    公开(公告)号：AU2005329064B2

    公开(公告)日：2010-07-01

    申请号：AU2005329064

    申请日：2005-07-20

    Applicant: QUALCOMM INC

    Inventor： NOVICHKOV VLADIMIR ,  RICHARDSON TOM ,  JIN HUI

    IPC: H03M13/00

    Abstract: A flexible and relatively hardware efficient LDPC decoder is described. The decoder can be implemented with a level of parallelism which is less than the full parallelism of the code structure used to control the decoding process. Each command of a relatively simple control code used to describe the code structure can be stored and executed multiple times to complete the decoding of a codeword. Different codeword lengths are supported using the same set of control code instructions but with the code being implemented a different number of times depending on the codeword length. The decoder can switch between decoding codewords of different lengths, without the need to change the stored code description information, by simply changing a code lifting factor that is indicative of codeword length and is used to control the decoding process.; When decoding codewords shorter than the maximum supported codeword length some block storage locations may go unused.

    LDPC decoding methods and apparatus
    7.
    发明专利
    LDPC decoding methods and apparatus 未知

    公开(公告)号：NZ553353A

    公开(公告)日：2010-02-26

    申请号：NZ55335305

    申请日：2005-07-20

    Applicant: QUALCOMM INC

    Inventor： RICHARDSON TOM ,  JIN HUI ,  NOVICHKOV VLADIMIR

    IPC: H03M13/00 ,  H03M13/11

    Abstract: An low density parity checker (LDPC) decoder, comprises a message source including a message output for supplying N messages in parallel; a node processing module including N node processors arranged in parallel; a controllable permutator coupling the message source to the node processing module; a control module for generating a first address control signal as a function of stored code description information and a block selection module for generating a block address selection signal. N is greater than 1. The controllable permutator includes a re-ordering control signal input for receiving a reordering control signal used to control reordering messages, in at least one set of N messages, being passed through the controllable permutator. The control module has a first address control signal output coupled to the message source and the block selection module has a block address selection signal output coupled to the message source.

    Procedimientos y aparatos para descodificar códigos LDPC
    8.
    发明专利
    Procedimientos y aparatos para descodificar códigos LDPC 未知

    公开(公告)号：ES2516765T3

    公开(公告)日：2014-10-31

    申请号：ES10009716

    申请日：2002-05-31

    Applicant: QUALCOMM INC

    Inventor： RICHARDSON TOM ,  NOVICHKOV VLADIMIR

    IPC: G06N3/02 ,  H03M13/29 ,  H03M13/11

    Abstract: Un procedimiento de realización del procesamiento de descodificación del paso de mensajes de control de paridad, usando gráficos vectorizados de LDPC que representan matrices elevadas de control de paridad, por lo cual, en una matriz elevada de control de paridad, los elementos 0 de una matriz H de control de paridad de un código de LDPC proyectado son reemplazados por matrices de ceros de dimensiones ZxZ, y los elementos 1 de la matriz H de control de paridad son reemplazados por matrices de permutación de dimensiones ZxZ, comprendiendo el procedimiento las etapas de: mantener L conjuntos de mensajes de K bits en un dispositivo (1506, 1607, 1707) de almacenamiento de mensajes, incluyendo cada conjunto de mensajes de K bits los primeros Z mensajes en pasar, donde L y Z son números enteros positivos mayores que uno y K es un número entero positivo distinto de cero, por lo cual cada uno de dichos conjuntos de Z mensajes de K bits es escrito o leído como una unidad individual, usando una instrucción SIMD; emitir uno de dichos conjuntos leídos de Z mensajes de K bits, desde el dispositivo (1506, 1607, 1707) de almacenamiento de mensajes; realizar una operación de reordenamiento de mensajes sobre dicho conjunto leído de Z mensajes de K bits, para producir un conjunto reordenado de Z mensajes de K bits; suministrar, en paralelo, los Z mensajes de K bits en el conjunto reordenado de mensajes a un procesador vectorial (1508, 1608, 1707) de nodos, que incluye Z unidades de procesamiento paralelo de nodos; operar el procesador vectorial (1508, 1608, 1707) de nodos para realizar operaciones de procesamiento de nodos variables, usando como entrada los Z mensajes de K bits suministrados, por lo cual una operación de procesamiento de nodos variables es realizada en cada una de las Z unidades de procesamiento paralelo de nodos, y una operación de procesamiento de nodos variables incluye generar un valor de decisión, y examinar los valores de decisión generados para determinar si ha sido satisfecha una condición de descodificación.

    СПОСОБЫ И УСТРОЙСТВО LDPC-ДЕКОДИРОВАНИЯ
    9.
    发明专利
    СПОСОБЫ И УСТРОЙСТВО LDPC-ДЕКОДИРОВАНИЯ 未知

    公开(公告)号：UA96108C2

    公开(公告)日：2011-09-26

    申请号：UAA201015970

    申请日：2005-07-20

    Applicant: QUALCOMM INC

    Inventor： RICHARDSON TOM ,  JIN HUI ,  NOVICHKOV VLADIMIR

    IPC: H03M13/00 ,  H03M13/11 ,  H03M13/37 ,  H03M13/45

    Abstract: Описангибкийи относительноаппаратноэффективный LDPC-декодер. Декодерможетбытьреализованс уровнемпараллелизма, которыйменьшеполногопараллелизмаструктурыкода, используемойдляуправленияпроцессомдекодирования. Каждаякомандаотносительнопростогоуправляющегокода, используемогодляописанияструктурыкода, можетбытьсохраненаи исполненанесколькораздлявыполнениядекодированиякодовогослова. Различныезначениядлиныкодовогословаподдерживаютсяс помощьюодногонабораинструкцийкодауправления, ноприэтомкодреализуетсяразличноечислоразв зависимости

    СПОСОБ И УСТРОЙСТВО LDPC-ДЕКОДИРОВАНИЯ
    10.
    发明专利
    СПОСОБ И УСТРОЙСТВО LDPC-ДЕКОДИРОВАНИЯ 未知

    公开(公告)号：UA94695C2

    公开(公告)日：2011-06-10

    申请号：UAA200701778

    申请日：2005-07-20

    Applicant: QUALCOMM INC

    Inventor： RICHARDSON TOM ,  JIN HUI ,  NOVICHKOV VLADIMIR

    IPC: H03M13/00

    Abstract: Описангибкийи относительноаппаратноэффективный LDPC -декодер. Декодерможетбытьреализованс уровнемпараллелизма, которыйменьшеполногопараллелизмаструктурыкода, которыйиспользуетсядляуправленияпроцессомдекодирования. Каждаякомандаотносительнопростогоуправляющегокода, которыйиспользуетсядляописанияструктурыкода, можетбытьсохраненаи выполненанесколькораздлявыполнениядекодированиякодовогослова. Разныезначениядлиныкодовогословаподдерживаютсяс помощьюодногонабораинструкцийкодауправления, ноприэтомкодреализовываетсяразноеколичеств

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