公开(公告)号：RU2387095C2

公开(公告)日：2010-04-20

申请号：RU2006140246

申请日：2004-10-15

Applicant: QUALCOMM INC

Inventor： LAROJA RADZHIV ,  LI TSZJUN I ,  RICHARDSON TOM

IPC: H04L5/02 ,  H04L27/26 ,  H04W4/00

Abstract: Изобретениеотноситсяк техникесвязи. Техническийрезультатсостоитв поддержкеиспользованияразныхуровнейиспользованияполосычастотс применениемоднойилиболеесотовыхконфигураций. Дляэтогов способеи устройстведляреализациисистемысвязис множествомнесущихописаныразличныеподходык поэтапномуразвертываниюсистемыи конфигурациямсистемы, являющимсярезультатомразныхуровнейразвертывания. Вдополнениеописанымобильныйузели способыуправлениямобильнымиузламив системахсвязи, которыемогутиметьразныеуровниразвертыванияв разныхсотах. 8 н. и 32 з.п. ф-лы, 27 ил.

公开(公告)号：NZ553353A

公开(公告)日：2010-02-26

申请号：NZ55335305

申请日：2005-07-20

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  JIN HUI ,  NOVICHKOV VLADIMIR

IPC: H03M13/00 ,  H03M13/11

Abstract: An low density parity checker (LDPC) decoder, comprises a message source including a message output for supplying N messages in parallel; a node processing module including N node processors arranged in parallel; a controllable permutator coupling the message source to the node processing module; a control module for generating a first address control signal as a function of stored code description information and a block selection module for generating a block address selection signal. N is greater than 1. The controllable permutator includes a re-ordering control signal input for receiving a reordering control signal used to control reordering messages, in at least one set of N messages, being passed through the controllable permutator. The control module has a first address control signal output coupled to the message source and the block selection module has a block address selection signal output coupled to the message source.

公开(公告)号：CA2663019A1

公开(公告)日：2008-04-24

申请号：CA2663019

申请日：2007-10-26

Applicant: QUALCOMM INC

Inventor： HORN GAVIN ,  SAMPATH ASHWIN ,  PALANKI RAVI ,  LAROIA RAJIV ,  LEONIDOV ALEX ,  RICHARDSON TOM ,  LI JUNYI ,  LI HUSHENG

IPC: H04L27/26

Abstract: Systems and methodologies are described that facilitate transmitting beac on symbols of a beacon message such that a sequence of symbols can satisfy a linear constraint over a field where the field elements can be identified w ith carriers. In this regard, a coding scheme can be applied to a beacon mes sage; the coding scheme can produce a plurality of beacon symbols to transmi t on given subcarriers. A receiving device of the beacon symbols can decode a beacon message by receiving less than the total number of symbols in a bea con message and determining the remaining symbol subcarriers based on the li near constraint. Thus, more efficient decoding of beacons is facilitated as well as resolving beacon ambiguity by figuring out which symbols satisfy lin ear constraints for the symbols, and resolving time and frequency shift by d etecting an offset that would result in satisfaction of the linear constrain t.

公开(公告)号：ES2365131T3

公开(公告)日：2011-09-22

申请号：ES02739608

申请日：2002-05-31

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  NOVICHKOV VLADIMIR

IPC: H03M13/11

Abstract: Un aparato (1500, 1600, 1700) para la realización de operaciones de decodificación de paso de mensajes usando gráficos LDPC convertidos a vectores que representan matrices de comprobación de paridad elevadas por lo que, en una matriz de comprobación de paridad elevada los elementos cero de una matriz de comprobación de paridad H de un código LDPC proyectado se reemplazan con matrices de Z x Z ceros y los elementos 1 de la matriz de comprobación de paridad H se reemplazan con matrices de permutación de Z x Z comprendiendo el aparato: una memoria (1506) incluyendo un conjunto de localizaciones de memoria para almacenar L conjuntos de Z mensajes de K bits, donde Z es un número entero positivo mayor de uno y K y L son números enteros positivos distintos de cero; un procesador de vectores de nodos (1508) incluyendo Z unidades de procesamiento de nodos en paralelo, cada una de las unidades de procesamiento de nodos (1508) para realizar al menos una de las operaciones de procesamiento de nodos de restricciones y una operación de procesamiento de nodos de variables; y un dispositivo de conmutación (1520) acoplado a la memoria (1506) y al procesador de vectores de nodos (1508), el dispositivo de conmutación (1520) para pasar conjuntos de Z mensajes de K bits, pasado cada conjunto de Z mensajes de K bits en paralelo entre dicha memoria y dicho procesador de vectores de nodos y para reordenar los mensajes en al menos uno de dichos conjuntos de mensajes en respuesta a la información de control de conmutación, un módulo de ordenamiento de mensajes (1504) acoplado a dicho dispositivo de conmutación para generar dicha información de control de conmutación usada para controlar el reordenamiento de mensajes en dicho, al menos, un conjunto de mensajes, en el que el módulo de reordenamiento de mansajes (1504) está además acoplado a dicha memoria y genera secuencialmente conjuntos de indicadores, controlando cada uno de los identificadores de conjunto la memoria para acceder a las localizaciones de memoria correspondientes a uno de dichos conjuntos de mensajes en una operación de lectura o escritura única por la que, uno de dichos conjuntos de Z mensajes de K bits se escribe o se lee como una unidad única accediendo a todos los Z mensajes de dicho conjunto usando una instrucción SIMD.

公开(公告)号：AT515170T

公开(公告)日：2011-07-15

申请号：AT06848990

申请日：2006-12-20

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  JIN HUI ,  LI JUNYI ,  PARIZHSKY VLADIMIR

IPC: H04W72/12 ,  H04W28/18 ,  H04W52/08 ,  H04W52/14

Abstract: In a first mode of dedicated control channel (DCCH) operation, a wireless terminal is allocated more segments than in a second mode. The wireless terminal uses different information bit to modulation symbol mapping in the different modes. On a per DCCH segment basis, the same number of modulation symbols are communicated in either mode but more information bits are conveyed in the second mode. Information bits for a DCCH segment are partitioned into two subsets. The two subsets are used to generate another set, each of the two subsets and the another set are input to the same mapping function to generate three equal size sets of modulation symbols which are transmitted via the DCCH segment. Uplink tone hopping is used such that one of the equal size sets of modulation symbols for the DCCH segment uses the same tone but a different set uses a different tone.

公开(公告)号：AT514231T

公开(公告)日：2011-07-15

申请号：AT02739608

申请日：2002-05-31

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  NOVICHKOV VLADIMIR

IPC: H03M13/11 ,  H03M13/29 ,  G06N3/02

Abstract: Methods and apparatus for decoding codewords (902) using message passing decoding techniques which are particularly well suited for use with low density parity check (LDPC) codes and long codewords are described. The described methods allow decoding graph structures which are largely comprised of multiple identical copies of a much smaller graph (1000). Copies of the smaller graph are subject to a controlled permutation operation (904) to create the larger graph structure. The same controlled permutations are directly implemented to support message passing between the replicated copies of the small graph. Messages corresponding to individual copies of the graph are stored in a memory and accessed in sets, one from each copy of the graph, using a SIMD read or write instruction. The graph permutation operation may be implemented by simply reordering messages, e.g., using a cyclic permutation operation, in each set of messages react out of a message memory so that the messages are passed to processing circuits corresponding to different copies of the small graph.

公开(公告)号：ES2356767T3

公开(公告)日：2011-04-13

申请号：ES02800936

申请日：2002-10-07

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  NOVICHKOV VLADIMIR

IPC: G06F11/10 ,  H03M13/11 ,  G06F17/50 ,  G06N3/02 ,  H03M13/00 ,  H03M13/03 ,  H03M13/09 ,  H03M13/19 ,  H03M13/39

Abstract: Un sistema de detección y/o corrección de errores, comprendiendo el sistema: medios (1500) para generar valores de verosimilitud logarítmica cuantificados a múltiplos enteros de 1/2 ln 2 para producir valores y0 de verosimilitud logarítmica cuantificados a partir de los valores recibidos; un decodificador (358, 600) de paso de mensajes, acoplado a dichos medios para generar valores de verosimilitud logarítmica, para realizar operaciones de decodificación de paso de mensajes usando dichos valores y0 de verosimilitud logarítmica cuantificados como valores de entrada; en el que dicho decodificador (358, 600) de paso de mensajes incluye un dispositivo (1300) para realizar operaciones de procesamiento de nodo que comprende un módulo (1302) acumulador para procesar, en secuencia, mensajes m de entrada correspondientes a una pluralidad de nodos, representando cada mensaje m de entrada un valor de verosimilitud logarítmica cuantificado a múltiplos enteros de 1/2 In 2, recibiéndose un conjunto de mensajes de entrada por nodo, siendo el número de mensajes en un conjunto de mensajes correspondientes a un nodo igual al grado d de dicho nodo, donde d es un entero positivo distinto de cero, y para generar una suma de mensajes total a partir de un conjunto de mensajes m de entrada recibidos secuencialmente correspondientes a un nodo, generándose una suma de nodo total para cada conjunto recibido de mensajes de entrada, teniendo el módulo (1302) acumulador un elemento (1312) de retardo para almacenar una suma continua y un multiplexor (1314), MUX, adaptado para emitir la suma continua, o un cero cuando un primer mensaje en el conjunto de mensajes m de entrada correspondientes al nodo se suministra al módulo acumulador una línea de retardo de mensajes que incluye una unidad (1306) de retardo controlable para almacenar cada uno de los mensajes m de entrada recibidos secuencialmente durante un período de tiempo directamente proporcional al grado d del nodo al que corresponde cada mensaje almacenado; y un módulo (1304) de generación de mensajes para generar mensajes de salida correspondientes a un nodo a partir de la suma total correspondiente al nodo y los mensajes retardados correspondientes a dicho nodo, generando el módulo (1304) de generación de mensajes un mensaje de salida para cada mensaje de entrada recibido correspondiente al nodo.

公开(公告)号：AT474384T

公开(公告)日：2010-07-15

申请号：AT06787643

申请日：2006-07-19

Applicant: QUALCOMM INC

Inventor： LAROIA RAJIV ,  JIN HUI ,  LI JUNYI ,  LANE FRANK ,  RICHARDSON TOM

IPC: H04B7/26

Abstract: Downlink traffic channel data rate options and methods of indicating to a wireless terminal a utilized downlink data rate option are described. The downlink traffic channel rate option for a segment is conveyed using an assignment signal and/or a block in the downlink traffic channel segment which is not used for user data. Downlink segment assignment signals in some implementations allocate fewer bits for rate option indication than are required to uniquely identify each option. In some implementations low rate options, e.g., using QPSK, are uniquely identified via assignment signals. Higher rate options, e.g., using QAM16 modulation, are conveyed via the distinct information block in the downlink traffic segment using a first coding/modulation method. Still higher rate options, e.g., using QAM16, QAM64, or QAM256, are conveyed via the information block in the segment using a second coding/modulation method which is applied to the rate option information.

公开(公告)号：NZ553354A

公开(公告)日：2010-06-25

申请号：NZ55335405

申请日：2005-07-20

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  JIN HUI

IPC: H03M13/00

Abstract: A Low Density Parity Check (LDPC) encoder is disclosed. The encoder includes: a memory module including at least N x L x K storage locations, where N and L are positive integers and K is an integer >1; a controllable permuter for performing element re-ordering operations on at least N elements coupled to said memory module; a vector accumulator module including N accumulators arranged in parallel, including a first input at least N bits wide corresponding to an output of said controllable permuter, a second input at least N bits wide, and a vector accumulator output at least N bits wide; a controllable storage device including N x K storage locations, including a block select control signal input for receiving a signal indicating a block of at least N storage locations to be accessed and a storage device output at least N bits wide for outputting values read from said storage device; and a block selection module coupled to said controllable storage device for supplying a block selection control signal to said controllable storage device.

公开(公告)号：RU2392737C2

公开(公告)日：2010-06-20

申请号：RU2007106457

申请日：2005-07-20

Applicant: QUALCOMM INC

Inventor： RICHARDSON TOM ,  TSZIN KHOJ ,  NOVICHKOV VLADIMIR

IPC: H03M13/00

Abstract: Изобретениенаправленонаспособи устройстводлявыполнениядекодированияс контролемпочетностинизкойплотности (LDPC). LDPC-декодерреализованс уровнемпараллелизма, которыйменьшеполногопараллелизмаструктурыкода, используемойдляуправленияпроцессомдекодирования. Каждаякомандаотносительнопростогоуправляющегокода, используемогодляописанияструктурыкода, можетбытьсохраненаи исполненанесколькораздлявыполнениядекодированиякодовогослова. Различныезначениядлиныкодовогословаподдерживаютсяс помощьюодногонабораинструкцийкодауправления, ноприэтомкодреализуетсяразличноечислоразв зависимостиотдлиныкодовогослова. Декодерможетпереключатьсямеждудекодированиемкодовыхсловразличнойдлины, нетребуяизменениясохраненнойинформацииописаниякода, простопосредствомизменениякоэффициентарасширениякода, которыйуказываетдлинукодовогословаи используетсядляуправленияпроцессомдекодирования. Придекодированиикодовыхслов, болеекоротких, чеммаксимальнаяподдерживаемаядлинакодовогослова, некоторыеячейкипамятиблоковмогутоставатьсянеиспользованными. Техническийрезультат - повышениепропускнойспособностизасчетобеспеченияструктурированногопараллелизма. 2 н. и 16 з.п. ф-лы, 7 ил.