公开(公告)号：FR3046492B1

公开(公告)日：2018-03-23

申请号：FR1563507

申请日：2015-12-31

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2 SAS ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： BERTHELON REMY ,  DUTARTRE DIDIER ,  MORIN PIERRE ,  ANDRIEU FRANCOIS ,  BAYLAC ELISE

IPC: H01L21/331 ,  H01L21/76

公开(公告)号：FR3109838B1

公开(公告)日：2022-05-20

申请号：FR2004330

申请日：2020-04-30

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： BERTHELON REMY ,  WEBER OLIVIER

IPC: H01L21/77 ,  H01L21/8222

Abstract: Transistors contraints et mémoire à changement de phase La présente description concerne un procédé de fabrication d'une puce électronique, comprenant les étapes successives consistant à : prévoir une couche semiconductrice située sur un isolant (130) recouvrant un substrat semiconducteur (110) ; oxyder des premières et deuxièmes portions de la couche semiconductrice jusqu'à l'isolant ; générer des contraintes (310L) dans des troisièmes portions (210) de la couche semiconductrice chacune s'étendant entre deux portions oxydées à l'étape précédente de la couche semiconductrice ; former des cavités s'étendant au moins jusqu'au substrat à travers les deuxièmes portions et l'isolant ; former des transistors bipolaires (545) dans au moins une partie des cavités et des premiers transistors à effet de champ (610) dans et sur les troisièmes portions ; et former des points mémoire (640) à changement de phase reliés aux transistors bipolaires. Figure pour l'abrégé : Fig. 6A

公开(公告)号：FR3109838A1

公开(公告)日：2021-11-05

申请号：FR2004330

申请日：2020-04-30

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： BERTHELON REMY ,  WEBER OLIVIER

IPC: H01L21/77 ,  H01L21/8222

Abstract: Transistors contraints et mémoire à changement de phase La présente description concerne un procédé de fabrication d'une puce électronique, comprenant les étapes successives consistant à : prévoir une couche semiconductrice située sur un isolant (130) recouvrant un substrat semiconducteur (110) ; oxyder des premières et deuxièmes portions de la couche semiconductrice jusqu'à l'isolant ; générer des contraintes (310L) dans des troisièmes portions (210) de la couche semiconductrice chacune s'étendant entre deux portions oxydées à l'étape précédente de la couche semiconductrice ; former des cavités s'étendant au moins jusqu'au substrat à travers les deuxièmes portions et l'isolant ; former des transistors bipolaires (545) dans au moins une partie des cavités et des premiers transistors à effet de champ (610) dans et sur les troisièmes portions ; et former des points mémoire (640) à changement de phase reliés aux transistors bipolaires. Figure pour l'abrégé : Fig. 6A

公开(公告)号：FR3079966A1

公开(公告)日：2019-10-11

申请号：FR1853115

申请日：2018-04-10

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2 SAS

Inventor： ANDRIEU FRANCOIS ,  BERTHELON REMY ,  GIRAUD BASTIEN

IPC: H01L27/11 ,  G11C11/00 ,  H01L21/8229

Abstract: La demande concerne un circuit intégré à mémoire SRAM et doté de plusieurs niveaux superposés de transistors, le circuit intégré comprenant des cellules SRAM dotées d'un premier transistor et d'un deuxième transistor appartenant à un niveau supérieur de transistors et ayant chacun une double-grille composée d'une électrode supérieure et d'une électrode inférieure agencée de part et d'autre d'une couche semi-conductrice (110), une électrode de grille inférieure du premier transistor étant reliée à une électrode de grille inférieure du deuxième transistor.