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公开(公告)号：KR1019940007135B1
公开(公告)日：1994-08-06
申请号：KR1019900022788
申请日：1990-12-31
Applicant: 한국전자통신연구원
IPC: H04L7/00
Abstract: The synchronous pointer signal generating device includes a pointer value generating/monitoring circuit for generating a pointer value and a monitoring signal, a flag generating circuit for generating a 4-bit flag, a pointer byte 1 inserting circuit for latching 2 more significant bits of the pointer value, a pointer byte 2 inserting circuit for latching 8 less significant bits of the pointer value, and a pointer word transmitting circuit for transmitting a pointer word, thereby eliminating a signal delay.
Abstract translation: 同步指针信号发生装置包括用于产生指针值和监视信号的指针值产生/监视电路，用于产生4位标志的标志产生电路，用于锁存2位更高有效位的指针字节1插入电路 指针值，用于锁存指针值的8个较低有效位的指针字节2插入电路，以及用于发送指针字的指针字发送电路，从而消除信号延迟。
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公开(公告)号：KR1019940016223A
公开(公告)日：1994-07-22
申请号：KR1019920026092
申请日：1992-12-29
IPC: G11C7/00
Abstract: 본 발명은 동기식 다중 계위(SDH)에서 사용되는 신호의 스위칭을 위한 티유(TU) 단위 스위칭을 위한 티디엠(TDM) 버스형 시분할 스위치에 관한 것으로, 다수의 채널로 부터 티유(TU) 신호를 입력하여 다중화하는 멀티플렉서(10)와, 중앙처리장치 인터페이스에 연결되어 있으며, 상기 각 채널에 대해 각각 소정크기의 메모리 영역과 어드레스를 할당하고 있는 연결 메모리(20)와, 프레임 주기로 생성한 채널 번호를 상기 연결 메모리(2)의 읽기 어드레스로 제공하는 타임 슬롯 카운터(30)와, 타임슬롯 마다 읽혀진 어드레스를 입력으로 하여, 구비된 8비트 데이타 레지스터에 대응하는 타임슬롯 단위의 제어신호(Dec O~Dec N)를 출력하는 디코더(40)와, 상기 멀티플렉서(10) 출력단에 공통 접속되어 있고, 상기 디코더(40)의 각 채널을 위해 할당되어 있는 각각의 출력라인 각각 하나씩 연결되는 다수의 8비트 데이타 레지스터(50)를 구비하여, TDM 버스형 시분할 스위치를 채택함으로써 티유(TU) 단위 스위칭을 위해 필요한 시간을 극소화한다.
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公开(公告)号：KR1019940008309A
公开(公告)日：1994-04-29
申请号：KR1019920016520
申请日：1992-09-09
IPC: H04L12/00
Abstract: 본 발명은 동기 디지탈 계위(SDH;Synchronous Digital Hierachy)기본 계위인 동기 전송 모듈-1(STM-1; Synchronous Transport Module 1)급 신호를 처리하기 위한 신호 처리장치에 관한 것으로, 첫째, 선로 전송 속도인 155.520Mbpc보다 1/8배 낮은 속도인 19.44Mbps에서 STM-1신호를 처리함으로써 CMOS를 사용하여 칩을 구현할 수 있으며, 따라서 상대적으로 전력 손실과 시스팀 불안정 요소가 감소한다. 또한, CMOS기법의 저렴성과 저전력 손실로 인하여 경제적인 실현이 가능하며,둘째, 단국뿐만 아니라 중계기에서도 사용이 가능하며, 핀 혹은 프로세서 제어를 통하여 자국 루프백이 가능하며, 회로의 고장을 자체적으로 진단이 가능한 효과가 있다.
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公开(公告)号：KR1019940003180A
公开(公告)日：1994-02-21
申请号：KR1019920011798
申请日：1992-07-02
IPC: H03K5/00
Abstract: 본 발명은 입력되는 기준타이밍을 이용해서 동기식 다중장치에서 필욜 하는 동기 클럭을 발생시키는 시스템클럭 발생회로에 관한 것으로, 외부의 중앙제어수단(CPU)과 인터페이스되고 다수의 입력 동기 기준원에 그 입력단이 각각 연결된 기준타이밍 선택 및 감시부(11); 기준타이밍 선택 및 감시부(11)에 연결되어 있고 특정 기준클럭을 상기 기준타이밍 선택 및 감시부(11)에 제공하는 내부 클럭발생부(12); 상기 기준타이밍 선택 및 감시부(11)에 입력단이 연결되어 있으며 그로부터 출력되는 기준타이밍을 입력하고 동기된 특정 클럭을 발생시켜 출력하는 디지틀처리 위상 동기루프부(13); 상기 디지틀처리 위상 동기루프부(13)의 출력단에 연결되어 입력되는 상기 특정클럭을 의도하는 바대로 분주하여 출력하는 분주부(14); 및 상기 분주부(14)에 연결되어 있고 상기 분주부(14)으로부터 출력되는 동기된 다수의 클럭들을 이용하여 필요한 시스템클럭들을 발생시키는 위상동기루프(PLL) 회로부(15)를 구비하도로고 구성하여 입력 기준타이밍에 동기된 클럭을 발생시켜 동기식 다중장치의 저속 및 고속 다중부에 공급한다.
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Patent Agency Ranking
公开(公告)号：KR1019930015418A
公开(公告)日：1993-07-24
申请号：KR1019910026077
申请日：1991-12-30
IPC: H04J3/00
Abstract: 본 발명은 목적은 동기/비동기 DS1급 신호를 동기식 다중화 시키는데 필수적으로 요구되는 저속 신호의 사상 및 다중 관련 개발 회로로써 동기/비동기 DS1-CEPT(2.048Mbps) 신호를 수용하여 동기식 컨테이너에 사상한 후 TU 포인터 처리를 하여 TUG21 신호(6.912Mbps)로 다중화하고 또한 TUG21 신호로부터 이의 역기능을 수행하여 상대국측에서 전송된 DS1-CEPT신호를 추출해 내는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 DS1-CEPT 종속신호를 송.수신하는 LIU(Line Interface Unit)부, 상기 LIU부와 연결되어 4개의 DS1-CEPT 종속신호를 사상/역사상, 다중/역다중을 하는 VC12 ASIC부, 상기 VC12 ASIC부에 연결되어 포인터 처리 및 TUG21 신호를 송.수신하는 TUPP ASIC부, 상기 VC12 ASIC부와 TUPP ASIC부에 연결되어 필요한 클럭을 제공하는 클럭 발생부, 상기 LIU부, VC12 ASIC부, TUPP ASIC부에 연결되어 경보 및 성능 관련 자료를 수집 처리하는 보드 프로세서부, 상기 보드 프로세서부에 연결되어 외부 수신 클럭 장애를 감시하는 클럭 감시부, 상기 LIU부, VC12 ASIC부, TUPP ASIC부에 연결되어 장애 검사를 하여 보드 프로세서부에 보고하는 LOS, LOP, AIS 검출부.
상기 보드 프로세서부에 연되어 루우프 백 기능을 하여 LIU부에 보고하는 루우프 백 기능부로 구성되는 것을 특징으로 한다.-
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公开(公告)号：KR101193635B1
公开(公告)日：2012-10-24
申请号：KR1020080124871
申请日：2008-12-09
IPC: G06F15/00
CPC classification number: G06F9/542 , G06F2209/544
Abstract: 본 발명은 정책기반의 데이터 처리시스템 및 그 방법에 관한 것이다.
본 발명에 따르면, 데이터 처리시스템의 패턴 해석부는 패턴을 토대로 패턴 핸들러를 생성하고, 생성된 패턴 핸들러를 정책 기반으로 스케줄링하여 데이터 필터링 및 그룹핑을 수행한다. 또한, 이벤트 데이터의 각 데이터 타입 별로 대응하는 처리유형에 해당하는 처리함수를 객체 모듈화하고, 패턴 핸들러를 통해 핸들링하여 사용한다.
정책, 패턴, 필터, RFID, USN
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