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公开(公告)号：KR1019970049499A
公开(公告)日：1997-07-29
申请号：KR1019950051476
申请日：1995-12-18
Applicant: 한국전자통신연구원
IPC: G06F11/30
Abstract: 본 발명은 고속화를 위한 연산기의 상태 플래그 검출회로에 관한 것으로, 연산기와 상태 플래그를 검출하는 예외검출기 등을 포함하는 상태 플래그 검출회로에 있어서, 상기 연산기와; 상기 연산기와 병렬로 연결되어 상기 연산기의 입력신호를 직접 입력하여 상태 플래그를 검출하는 상태 플래그 검출기를 포함하여 구성되어, 예외검출기를 연산기와 병렬로 구성하여 인력한 그 값으로부터 직접 연산결과의 상태 flag을 검출할 수 있는 상태 flag를 빠른 타이밍에서 얻는 것이 가능하여 연산기 전체의 처리시간을 단축할 수 있고, 이에 따라 종래의 방법에 비하여 20% 정도의 속도개선효과로 마이크로 프로세서나 DSP 등의 연산처리 속도개선에 적용할 수 있다.
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