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公开(公告)号：CN111290790B
公开(公告)日：2023-03-24
申请号：CN202010075182.4
申请日：2020-01-22
Applicant: 安徽大学
Abstract: 本发明公开了一种定点转浮点的转换装置，其中，译码单元与站台控制单元相连接，用于形成指令译码信息；站台控制单元与浮点转换单元相连接，包括信息接收部件、控制信息转发部件、读寄存器单元、旁路数据输出单元以及源操作数输出单元；执行控制单元用于接收所述站台控制单元发送的指令信息，然后依据相应的指令对流水执行的浮点转换单元进行控制处理；浮点转换单元用于接收所述站台控制单元发送的源操作数信息，并从所述浮点控制与状态寄存器中读取控制位，通过浮点运算后将运算结果写入所述目标寄存器，并将浮点运算产生的异常状态写入所述浮点控制与状态寄存器。上述装置能够降低整数转换的复杂度，提高转换效率，并减小硬件开支。
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公开(公告)号：CN115798532A
公开(公告)日：2023-03-14
申请号：CN202211418384.X
申请日：2022-11-14
Applicant: 安徽大学
Abstract: 本发明涉及一种位线泄漏电流补偿和BCAM复用电路及补偿方法。该位线泄漏电流补偿和BCAM复用电路包括由多个SRAM单元组成的存储阵列以及补偿模块；每列SRAM单元共享位线且构成一个基本的存储模块；补偿模块包括8个PMOS管P0～P7和2个补偿电容C1、C2；P0、P1、P2、P3的漏极作为补偿模块的四个输入端与存储模块的四条位线相接；C1、C2的上极板连接端out、outb作为存储模块执行正常读写操作时的结果输出端；C1、C2的下极板连接端bout、boutb作为存储模块执行BCAM寻址操作时的结果输出端。本发明涉及的补偿模块能够减少因漏电流存在而导致寻址或读取错误的情况。
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公开(公告)号：CN115691601A
公开(公告)日：2023-02-03
申请号：CN202211382884.2
申请日：2022-11-07
Applicant: 安徽大学
IPC: G11C11/40 , G11C11/408 , G11C11/4091 , G11C11/4096 , G06F7/544
Abstract: 本发明涉及位点积运算逻辑方法、多位点积和并行异或计算电路。该多位点积运算逻辑方法包括以下步骤：将一个4位操作数的电压信号通过字线WL1～WL4同步输入至预存有1位操作数的存储单元内；采集该存储单元的位线BL1～2和BLB1～2的电压信号，并分别转换成表征电压信号的二进制数；将表征BL1～2电压信号的1个二进制数作为被减数，与表征WL1～2中高电平个数的1个二进制数进行差值计算，得到1个表征BL1～2差值结果的二进制数；将表征差值结果的二进制数进行左移两位的移位操作后，并与表征BLB1～2运算结果的二进制数相加计算，得到所需运算结果。本发明可以同时对不同的字线进行多位点积运算实现4'b乘法。
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公开(公告)号：CN113314174B
公开(公告)日：2023-02-03
申请号：CN202110490070.X
申请日：2021-05-06
Applicant: 安徽大学
IPC: G11C11/413 , G06F7/523
Abstract: 本发明公开了一种用于SRAM阵列的列移位多位乘法二进制分解运算的电路结构，所述电路包括N列6T SRAM单元组成的SRAM阵列、K个开关Sk构成的开关组、M个存储电容构成的存储电容组Cm；被乘数X的二进制位存储在同一行中相邻的n个6T SRAM单元内；乘数Y的二进制位以字线使能脉冲组合的形式来表示；高低位对应存储位置，位线在各存储电容间的移位依靠K个开关Sk构成的开关组完成；乘法运算结果的存储依靠M个存储电容构成的存储电容组Cm完成。利用该电路能够正确完成多位乘法运算，同时能够保证高LSB电压差，简化乘数的设置，增强A/D模块的可识别性，拓展运算位数。
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公开(公告)号：CN112071344B
公开(公告)日：2023-02-03
申请号：CN202010910710.3
申请日：2020-09-02
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种用于提高内存内计算线性度和一致性的电路，包括具有双字线的6T SRAM存储阵列、字线控制模块、模式选择模块、时序控制模块、预充模块、电流镜模块、开关模块和缓冲器模块，6T SRAM存储阵列分别与所述预充模块、字线控制模块、缓冲器模块相连接；时序控制模块分别与所述预充模块、开关模块、电流镜模块相连接；电流镜模块与所述缓冲器模块相连接；利用电流镜模块将位线BL上的电压进行钳位，阻止位线BL上的电压降低并镜像单元的读取电流，最后转换为电压再通过所述缓冲器模块输出作为最终的计算结果。上述电路能够实现高线性度和高一致性的内存内计算，从而极大提高了内存内计算的实用性。
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Patent Agency Ranking
公开(公告)号：CN115658010A
公开(公告)日：2023-01-31
申请号：CN202211357368.4
申请日：2022-11-01
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种脉冲宽度调制电路，一种量化电路，一种具有乘积累加运算功能的存算电路，以及对应的存算芯片及其应用。存算电路包括存储阵列、冗余列、冗余行、位线组、字线组、输入电路、字线脉冲宽度调制阵列、量化电路阵列、时序控制电路、预充电电路、字线驱动模块、行译码模块、读写控制电路，以及输出电路。其中，字线脉冲宽度调制电路包括两个反相器IN1和IN2，一个与门AND，两个NMOS管NM1和NM2，以及一个PMOS管PM。量化电路包括三个开关M1、M2和M3，两个电容C1和C2，以及一个灵敏放大器SA。本发明解决了现有存内运算技术对乘积累加运算的处理效率不佳，无法有效处理卷积神经网络任务的问题。
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公开(公告)号：CN115565578A
公开(公告)日：2023-01-03
申请号：CN202211191120.5
申请日：2022-09-28
Applicant: 安徽大学
IPC: G11C11/413 , G11C8/08 , G11C7/12
Abstract: 本发明涉及集成电路设计领域，尤其涉及一种基于极性加固技术的抗辐射SRAM存储单元电路、芯片。本发明的基于极性加固技术的抗辐射SRAM存储单元电路采用NMOS晶体管N7、N8和PMOS晶体管P5、P6配合，并采用双字线WL1、WL2控制。本发明在保证单元抗SEU的情况下，相较于之前的RCPD‑14T单元，本单元在性能表现上存在部分提升，其中包括读延迟、读噪声容限。并且读噪声容限在0.8V‑1.2V工作电压中都有所提升，即本单元稳定性指标得到提升。
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公开(公告)号：CN111863051B
公开(公告)日：2022-11-22
申请号：CN202010733146.2
申请日：2020-07-27
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块，被配置为当灵敏放大器处于放大阶段时，对位线或参考位线传输的电压进行放大；第一开关模块，被配置为当灵敏放大器针对位线进行读操作且灵敏放大器处于放大阶段时，控制放大模块与参考位线断开。本公开可以减小灵敏放大器的功耗。
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公开(公告)号：CN115273931A
公开(公告)日：2022-11-01
申请号：CN202210817712.7
申请日：2022-07-12
Applicant: 安徽大学
IPC: G11C11/411
Abstract: 本发明涉及RHBD‑14T抗辐照SRAM存储单元、芯片、模块。基于源隔离技术的RHBD‑14T抗辐照SRAM存储单元包括PMOS晶体管P1～6和NMOS晶体管N0～7；P4和P3、P2和P5交叉耦合，两个主存储节点Q与QN通过N4与N5分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过N6与N7分别与位线BL和BLB相连，N4～N7由字线WL控制，P1的源极和P6的源极共接VDD，N0的源极、N1的源极、N3的源极和N2的源极共接地。本发明通过在空间粒子轰击敏感节点时采用源隔离技术，令其仅产生微弱电压脉冲，不影响其余晶体管的状态，提高SRAM存储单元的抗SEU能力。
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公开(公告)号：CN111506293B
公开(公告)日：2022-10-21
申请号：CN202010299256.2
申请日：2020-04-16
Applicant: 安徽大学
IPC: G06F7/535
Abstract: 本发明公开了一种基于SRT算法的高基除法器电路，所述电路包括商值选择模块QCHS，所述商值选择模块QCHS中包含多个数值比较模块，采用数值比较的方法产出指定的商值选择编码，利用该商值选择编码产出指定的商值和过程余数，其中的过程余数用于下一次迭代运算的执行，直至产出所有商值和最终余数。上述电路采用迭代循环思想，同时采用相对较高基值产出多位商值，以减少迭代周期数，同时优化迭代电路，减少单个周期运行时间，从而提高运算性能。
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