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公开(公告)号：KR1019970009757B1
公开(公告)日：1997-06-18
申请号：KR1019940037001
申请日：1994-12-23
Abstract: A C32 signal processor which is reliabe and simplified more than the connection of each device, such as TTLs and which can achieve a lower comsumption of power by an ASIC circuit design technic. The C32 signal processor includes a line encoding and decoding parts(U4, U5) to which polarity data are input; an AIS inserting data selection part(U20) connected with the line encoding part(U4) and for selectively ouputting AIS signal inserting data; first and second sync buffer sensing parts(U12, U14-1); first and second intermediate frequency producing parts(U8, U8-1); a de-stuffing control part(U7) connected with the second sync buffer part(U14-1) and for de-stuffing using 5 bits within C32 frame; and transmission self test part(U2) connected with the second receiving buffer part(U11-1), a C32 deciphering(U18), a micro-interface part(U3), and the parallel part(U14-1) connected with the second signal control part(u24), and a deciphering part(U18), the transmission self test part(U2) for ensuring the continuance and availability of service.
Abstract translation: 一种C32信号处理器，比每个设备的连接（如TTL）可靠和简化，并且可以通过ASIC电路设计技术实现更低的功耗消耗。 C32信号处理器包括输入极性数据的行编码和解码部分（U4，U5）; 与线路编码部分（U4）连接并用于选择性地输出AIS信号插入数据的AIS插入数据选择部分（U20） 第一和第二同步缓冲器检测部件（U12，U14-1）; 第一和第二中频产生部件（U8，U8-1）; 与第二同步缓冲器部分（U14-1）连接的解压缩控制部分（U7），并在C32帧内使用5位进行解压缩; 和与第二接收缓冲器部分（U11-1）连接的传输自检部分（U2），C32解密（U18），微接口部分（U3）和与第二接收缓冲器部分 信号控制部（u24）和解密部（U18），用于确保服务的连续性和可用性的传输自检部（U2）。
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公开(公告)号：KR1019960027846A
公开(公告)日：1996-07-22
申请号：KR1019940034029
申请日：1994-12-13
IPC: H04L25/08
Abstract: 본 발명은 동기식 다중장치의 AU 포인터 조정지터 감소장치에 관한 것으로, 특히 외부로부터 AU3 갭드분주클럭(6.480MHz)을 입력받아 읽기 어드레스를 발생하는 제1어드레스 발생수단(1); 외부로부터 BLC(Bit Leaking Control) 클럭(51.840MHz)과 정/부 스터핑정보 및 프레임클럭을 입력받아 VC3 갭드클럭(50.112MHz)을 출력하는, 비트리킹 처리수단(3); 상기 비트리킹 처리수단(3)으로부터 출력되는 VC3 갭드클럭을 8분주하여 VC3 갭드 분주클럭(6.264MHz)을 출력하는 분주수단(5) ; 상기 분주수단(5)으로부터 VC3 갭드 분주클럭(6.264MHz)을 입력받아 쓰기 어드레스를 발생하는 제2어드레스발생수단(4) ; 및 상기 제1, 제2어드레스 발생수단(1,4)에서 발생되는 어드레스에 따라 외부로부터 입력되는 AU3 수신데이터를 저장하거나 저장되어 있는 VC3 데이터를 출력하는 탄성버퍼수단(2)을 구비하여 AU3 신호를 VC3 신호로 역사상할때 나타나는 바이트성분의 포인터 조정지터를 감소시킬 수 있다.
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公开(公告)号：KR1019960025099A
公开(公告)日：1996-07-20
申请号：KR1019940035771
申请日：1994-12-21
IPC: G06F15/00
Abstract: 본 발명은, 192×192 스위치를 192×1 단위 스위치 32개 모듈과 6×1 단위스위치 32개 모듈을 통해 구성상 6배의게이트 감소효과를 가지도록 한 192×192 스위치 회로를 제공하는데 그 목적이 있으며, 상기 목적을 달성하기 위하여본 발명은, 입력데이타(IN1∼IN192)를 입력받아 제어신호에 따라 1개를 선택하여 출력하는 192×1 단위 스위치와, 외부의 선택 타이밍신호(SEL1∼SEL3)을 입력받아 상기 192×1 단위스위치가 192×6 단위스위치 기능을 하도록 제어하는 6×1 단위스위치와, 상기 6×1 단위스위치와 결합하여 선택 타이밍신호(SEL1∼SEL3)의 타이밍 제어에 따라 192×1 단위스위치의 입력 데이타 중 하나를 출력시키기 위한 연결 매트릭스(Connection Matrix)를 구비한 단위 스위치 모듈을 32개 포함하는 것을 특징으로 하여, 구성상 하드웨어를 단순화한 효과를 가진다.
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Patent Agency Ranking
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公开(公告)号：KR1019960009492A
公开(公告)日：1996-03-22
申请号：KR1019940019539
申请日：1994-08-08
Applicant: 한국전자통신연구원
IPC: H04L12/46
Abstract: 본 발명은 광대역 종합 정보 통신망(B-ISDN)의 로컬시스템에서 ATM 계층과 물리 계층 사이의 접속 검사에 정보 전달의 최소 단위가 되는 ATM 셀의 헤더 에러 제어(HEC:Header Error Control) 필드를 사용하는 계층 접속 검사 장치에 관한 것으로, 셀의 HEC 필드를 사용하여 분리된 두 칩 (또는 PCB)사이에 CPU를 통한 영구적 통신 패스를 열어주고, 이들 사이의 접속 규격(Interface Specification)의 불만족에 기인한 접속 비트 에러 및 접속 오류를 서비스 중단 없이 찾아내기 위하여 HEC 필드에 접속 에러 검출을 위한 데이타를 삽입하는 제1 및 제2송신 접속수단(5,9); 에러 표시를 위한 데이타와 결과 신호를 출력하는 제1 및 제2수신 접속 수단을(7)을 구비하여 대역폭을 절약하고, 서비스의 중단없이 시스템의 오 동작에 대하여 자체적으로 검색할 수 있어 시스템의 안정성과 신뢰성을 향상시키는 효과가 있다.
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公开(公告)号：KR1019960002681B1
公开(公告)日：1996-02-24
申请号：KR1019930019964
申请日：1993-09-27
IPC: H04L12/43
Abstract: a first logical addition processing unit for ORing a LOT(loss of tributary) signal and a test signal; a second logical addition processing unit for ORing a loop back signal and an output signal from the first logical addition processing unit; a signal generating unit for receiving an oscillation clock and the output of the first logical addition processing unit to generate a similar converting signal; a detecting and line signal decoding unit for receiving a receiving anode signal, a receiving cathode signal and a receiving clock to decode a line signal and for generating a receiving signal and a CPU monitoring signal; a first selecting unit for generating an output signal to become a payload of VC1; a PRBS detecting unit for detecting a PRBS signal on the basis of a CPU loop back signal and if a bit error is generated, for generating an error signal; an 8-bit asynchronous buffer means for generating 8-stage data, 8-stage write address most significant bit, and 8-stage read address most significant bit; a second selecting unit for generating a selection signal; a third logical addition processing unit for ORing a buffer selection signal and a synchronous mode signal to generate a synchronous buffer signal; and a 64-stage buffer and phase comparing unit for providing a buffer WCK, S1/S2 Cont., and a buffer reset signal to an 8-bit asynchronous buffer unit and for outputting data and a buffer state sensing signal.
Abstract translation: 用于对LOT（分支丢失）信号和测试信号进行OR运算的第一逻辑加法处理单元; 第二逻辑加法处理单元，用于对来自第一逻辑加法处理单元的回送信号和输出信号进行和操作; 信号产生单元，用于接收振荡时钟和所述第一逻辑加法处理单元的输出以产生类似的转换信号; 检测线路信号解码单元，用于接收接收阳极信号，接收阴极信号和接收时钟，以解码线路信号并产生接收信号和CPU监控信号; 第一选择单元，用于产生输出信号以成为VC1的净荷; PRBS检测单元，用于基于CPU回送信号检测PRBS信号，并且如果产生位错误，则产生误差信号; 8位异步缓冲器，用于产生8级数据，8级写地址最高有效位，8级读地址最高有效位; 第二选择单元，用于产生选择信号; 第三逻辑加法处理单元，用于对缓冲器选择信号和同步模式信号进行或运算，以产生同步缓冲器信号; 以及用于向8位异步缓冲器单元提供缓冲器WCK，S1 / S2 Cont和缓冲器复位信号并用于输出数据和缓冲器状态检测信号的64级缓冲器和相位比较单元。
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