公开(公告)号：WO2016195850A1

公开(公告)日：2016-12-08

申请号：PCT/US2016/029502

申请日：2016-04-27

Applicant: QUALCOMM INCORPORATED

Inventor： PODAIMA, Jason Edward ,  WIERCIENSKI, Paul Christopher John ,  MOREIRA, Carlos Javier ,  MIRETSKY, Alexander ,  VARIA, Meghal ,  ERNEWEIN, Kyle John ,  SOMASUNDARAM, Manokanthan ,  CHOUDRY, Muhammad Umar ,  GADELRAB, Serag Monier

IPC: G06F12/10 ,  G06F12/08

CPC classification number: G06F12/1063 ,  G06F12/0806 ,  G06F12/0842 ,  G06F12/0844 ,  G06F12/0891 ,  G06F12/1009 ,  G06F12/1036 ,  G06F2212/1024 ,  G06F2212/50 ,  G06F2212/655 ,  G06F2212/682 ,  G06F2212/683 ,  G06F2212/684

Abstract: Systems and methods relate to performing address translations in a multithreaded memory management unit (MMU). Two or more address translation requests can be received by the multithreaded MMU and processed in parallel to retrieve address translations to addresses of a system memory. If the address translations are present in a translation cache of the multithreaded MMU, the address translations can be received from the translation cache and scheduled for access of the system memory using the translated addresses. If there is a miss in the translation cache, two or more address translation requests can be scheduled in two or more translation table walks in parallel.

Abstract translation: 系统和方法涉及在多线程存储器管理单元（MMU）中执行地址转换。 可以由多线程MMU接收两个或多个地址转换请求并并行处理以将地址转换检索到系统存储器的地址。 如果地址转换存在于多线程MMU的转换高速缓存中，则可以从转换高速缓存接收地址转换，并且使用转换的地址来调度系统存储器的访问。 如果翻译缓存中存在缺失，则两个或多个地址转换请求可以在两个或更多个平移的平移表中进行调度。

公开(公告)号：WO2016012832A1

公开(公告)日：2016-01-28

申请号：PCT/IB2014/003116

申请日：2014-11-26

Applicant: VIA ALLIANCE SEMICONDUCTOR CO., LTD.

Inventor： EDDY, Colin ,  MOHAN, Viswanath

IPC: G06F12/10

CPC classification number: G06F12/0891 ,  G06F12/1027 ,  G06F12/1036 ,  G06F12/1063 ,  G06F12/109 ,  G06F15/7839 ,  G06F2212/1016 ,  G06F2212/1044 ,  G06F2212/683

Abstract: A processor includes a mapping module that maps architectural virtual processor identifiers to non-architectural global identifiers and maps architectural process context identifiers to non-architectural local identifiers. The processor also includes a translation-lookaside buffer (TLB) having a plurality of address translations. For each address translation of the plurality of address translations: when the address translation is a global address translation, the address translation is tagged with a representation of one of the non-architectural global identifiers to which the mapping module has mapped one of the virtual processor identifiers; and when the address translation is a local address translation, the address translation is tagged with a representation of one of the non-architectural local identifiers to which the mapping module has mapped one of the process context identifiers.

Abstract translation: 处理器包括将架构虚拟处理器标识符映射到非架构全局标识符并将架构进程上下文标识符映射到非架构本地标识符的映射模块。 处理器还包括具有多个地址转换的翻译后备缓冲器（TLB）。 对于多个地址转换的每个地址转换：当地址转换是全局地址转换时，地址转换被标记为非架构全局标识符之一的表示，映射模块映射到虚拟处理器之一 身份标识; 并且当地址转换是本地地址转换时，地址转换被标记为映射模块映射到处理上下文标识符之一的非架构本地标识符之一的表示。

公开(公告)号：WO2015130282A1

公开(公告)日：2015-09-03

申请号：PCT/US2014/018886

申请日：2014-02-27

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L. P.

Inventor： ROY, Indrajit ,  KIM, Sangman ,  TALWAR, Vanish

IPC: G06F15/163

CPC classification number: G06T1/20 ,  G06F9/50 ,  G06F12/04 ,  G06F12/1009 ,  G06F12/1036 ,  G06F15/167 ,  G06F2212/656 ,  G06F2212/657 ,  G06T1/60

Abstract: The communication between integrated graphics processing units (GPUs) is disclosed. A first integrated GPU of a first computing device obtains a tuple pertaining to data to be transmitted to a second integrated GPU of a second computing device. The tuple comprises at least a length of the data. The first integrated GPU allocates a virtual address space to the data based on the length of the data, where the virtual address space has a plurality of virtual addresses. Further, a mapping table of a mapping between the plurality of virtual addresses and a plurality of bus addresses is provided by the first integrated GPU to a communication module of the first computing device to transmit the data, where the plurality of bus addresses indicate physical locations of the data.

Abstract translation: 公开了集成图形处理单元（GPU）之间的通信。 第一计算设备的第一集成GPU获得与要发送到第二计算设备的第二集成GPU的数据相关的元组。 元组至少包括一段长度的数据。 第一集成GPU基于数据的长度为数据分配虚拟地址空间，其中虚拟地址空间具有多个虚拟地址。 此外，由第一集成GPU向第一计算设备的通信模块提供多个虚拟地址和多个总线地址之间的映射的映射表，以发送数据，其中多个总线地址指示物理位置 的数据。

公开(公告)号：WO2014113286A2

公开(公告)日：2014-07-24

申请号：PCT/US2014/011027

申请日：2014-01-10

Applicant: QUALCOMM INCORPORATED

Inventor： VENKUMAHANTI, Suresh K. ,  PLONDKE, Erich J. ,  CODRESCU, Lucian ,  MAHON, Shane M. ,  TOLEY, Rahul R. ,  HAMDAN, Fadi A.

IPC: G06F12/10

CPC classification number: G06F12/1027 ,  G06F12/1036 ,  G06F2212/652

Abstract: An apparatus includes a translation lookaside buffer (TLB). The TLB includes at least one entry that includes an entry virtual address and an entry page size indication corresponding to an entry page. The apparatus also includes input logic configured to receive an input page size indication and an input virtual address corresponding to an input page. The apparatus further includes overlap checking logic configured to determine, based at least in part on the entry page size indication and the input page size indication, whether the input page overlaps the entry page.

Abstract translation: 一种装置包括转换后备缓冲器（TLB）。 TLB包括至少一个条目，该条目包括与条目页面对应的条目虚拟地址和条目​​页面大小指示。 该装置还包括输入逻辑，其被配置为接收输入页面大小指示和对应于输入页面的输入虚拟地址。 该设备进一步包括重叠检查逻辑，其被配置为至少部分地基于所述条目页面大小指示和所述输入页面大小指示来确定所述输入页面是否与所述条目页面重叠。

公开(公告)号：WO2014098979A1

公开(公告)日：2014-06-26

申请号：PCT/US2013/046186

申请日：2013-06-17

Applicant: INTEL CORPORATION ,  LIU, Baohong ,  SOOD, Ritu ,  TSENG, Kuo-Lang ,  TALLAM, Duke

Inventor： LIU, Baohong ,  SOOD, Ritu ,  TSENG, Kuo-Lang ,  TALLAM, Duke

IPC: G06F13/16 ,  G06F12/00 ,  G06F9/06

CPC classification number: G06F12/1009 ,  G06F9/45558 ,  G06F12/1036 ,  G06F12/109 ,  G06F12/145 ,  G06F2009/45583 ,  G06F2212/151 ,  G06F2212/657

Abstract: Embodiments of an invention for controlling access to groups of memory pages in a virtualized environment are disclosed. In one embodiment, a processor includes a virtualization unit and a memory management unit. The virtualization unit is to transfer control of the processor to a virtual machine. The memory management unit is to perform, in response to an attempt to execute on the virtual machine an instruction stored on a first page, a page walk through a paging structure to find a second page and to allow access to the second page without exiting the virtual machine based at least in part on a bit being set in a leaf level entry corresponding to the second page in the paging structure and a corresponding bit being set in each entry corresponding to the first page in each level of the paging structure.

Abstract translation: 公开了一种用于控制对虚拟化环境中的存储器页组的访问的发明的实施例。 在一个实施例中，处理器包括虚拟化单元和存储器管理单元。 虚拟化单元将处理器的控制转移到虚拟机。 存储器管理单元响应于在虚拟机上尝试执行存储在第一页面上的指令，执行通过寻呼结构寻找第二页面的页面，并允许访问第二页面而不退出 虚拟机至少部分地基于在寻呼结构中对应于第二页的叶级别条目中设置一个位，并且在与寻呼结构的每个级别中的第一页对应的每个条目中设置相应的位。

公开(公告)号：WO2014036004A1

公开(公告)日：2014-03-06

申请号：PCT/US2013/056856

申请日：2013-08-27

Applicant: ADVANCED MICRO DEVICES, INC.

Inventor： KEGEL, Andrew, G. ,  HUMMEL, Mark, D.

IPC: G06F12/10

CPC classification number: G06F12/1009 ,  G06F12/1036 ,  G06F12/1081 ,  G06F12/109

Abstract: A virtual input/output memory management unit (IOMMU) is configured to provide a firewall around memory requests associated with an input/output (I/O) device. The virtual IOMMU uses data structures including a guest page table, a host page table and a general control register (i.e., GCR3) table. The guest page table is implemented in hardware to support the speed requirements of the virtual IOMMU. The GCR3 table is indexed using a virtual DeviceID parameter stored in a device table.

Abstract translation: 虚拟输入/输出存储器管理单元（IOMMU）被配置为围绕与输入/输出（I / O）设备相关联的存储器请求提供防火墙。 虚拟IOMMU使用包括访客页表，主页表和通用控制寄存器（即，GCR3）表的数据结构。 来宾页表以硬件实现，以支持虚拟IOMMU的速度要求。 使用存储在设备表中的虚拟DeviceID参数对GCR3表进行索引。

公开(公告)号：WO2013169248A1

公开(公告)日：2013-11-14

申请号：PCT/US2012/037164

申请日：2012-05-09

Applicant: INTEL CORPORATION ,  MACPHERSON, Mike B.

Inventor： MACPHERSON, Mike B.

IPC: G06F9/06 ,  G06F9/30 ,  G06F12/10

CPC classification number: G06F12/0802 ,  G06F9/06 ,  G06F9/30 ,  G06F9/455 ,  G06F9/45533 ,  G06F9/45554 ,  G06F9/45558 ,  G06F12/1009 ,  G06F12/1036 ,  G06F2009/45583 ,  G06F2212/151 ,  G06F2212/656 ,  G06F2212/657

Abstract: Embodiments of techniques and systems for execution of code with multiple page tables are described. In embodiments, a heterogenous system utilizing multiple processors may use multiple page tables to selectively execute appropriate ones of different versions of executable code. The system may be configured to support use of function pointers to virtual memory addresses. In embodiments, a virtual memory address may be mapped, such as during a code fetch, in embodiments, when a processor seeks to perform a code fetch using the function pointer, a page table associated with the processor may be used to translate the virtual memory address to a physical memory address where code executable by the processor may be found. Usage of multiple page tables may allow the system to support function pointers while utilizing only one virtual memory address for each function that is pointed to. Other embodiments may be described and claimed.

Abstract translation: 描述用于执行具有多个页表的代码的技术和系统的实施例。 在实施例中，利用多个处理器的异构系统可以使用多个页表来选择性地执行可执行代码的不同版本的适当的一个。 该系统可以被配置为支持使用虚拟存储器地址的功能指针。 在实施例中，虚拟存储器地址可以被映射，例如在代码获取期间，在实施例中，当处理器试图使用该功能指针执行代码提取时，可以使用与处理器相关联的页表来翻译虚拟存储器 地址到可以找到可由处理器执行的代码的物理存储器地址。 多页表的使用可能允许系统支持功能指针，同时仅针对指向的每个功能只使用一个虚拟内存地址。 可以描述和要求保护其他实施例。

公开(公告)号：WO2013016385A2

公开(公告)日：2013-01-31

申请号：PCT/US2012/048062

申请日：2012-07-25

Applicant: INTEL CORPORATION ,  BRYANT, Christopher D. ,  GOPAL, Rama S.

Inventor： BRYANT, Christopher D. ,  GOPAL, Rama S.

IPC: G06F9/06 ,  G06F12/00

CPC classification number: G06F12/1009 ,  G06F12/084 ,  G06F12/1027 ,  G06F12/1036 ,  G06F2212/1016 ,  G06F2212/60 ,  G06F2212/62 ,  G06F2212/681 ,  G06F2212/684

Abstract: Methods and apparatus are disclosed for using a shared page miss handler device to satisfy page miss requests of a plurality of devices in a multi-core system. One embodiment of such a method comprises receiving one or more page miss requests from one or more respective requesting devices of the plurality of devices in the multi-core system, and arbitrating to identify a first page miss requests of the one or more requesting devices A page table walk is performed to generate a physical address responsive to the first page miss request. Then the physical address is sent to the corresponding requesting device, or a fault is signaled to an operating system for the corresponding requesting device responsive to the first page miss request.

Abstract translation: 公开了使用共享页面遗漏处理程序设备来满足多核系统中的多个设备的页面遗漏请求的方法和设备。 这种方法的一个实施例包括：从多核系统中的多个设备中的一个或多个相应的请求设备接收一个或多个页面遗漏请求，以及仲裁以识别一个或多个请求设备A的第一页面遗漏请求 响应于第一页面未命中请求，执行页面表步行以生成物理地址。 然后，物理地址被发送到相应的请求设备，或者响应于第一页面未命中请求，向相应的请求设备的操作系统发信号通知故障。

公开(公告)号：WO2012174346A1

公开(公告)日：2012-12-20

申请号：PCT/US2012/042611

申请日：2012-06-15

Applicant: MIPS TECHNOLOGIES, INC. ,  LAU, David Yiu-Man

Inventor： LAU, David Yiu-Man

IPC: G06F9/26

CPC classification number: G06F12/1036 ,  G06F12/0888 ,  G06F12/109 ,  G06F12/1491 ,  G06F2212/657

Abstract: A method includes storing defined memory address segments and defined memory address segment attributes for a processor. The processor is operated in accordance with the defined memory address segments and defined memory address segment attributes.

Abstract translation: 一种方法包括存储用于处理器的定义的存储器地址段和定义的存储器地址段属性。 处理器根据定义的存储器地址段和定义的存储器地址段属性来操作。

公开(公告)号：WO2012070291A1

公开(公告)日：2012-05-31

申请号：PCT/JP2011/070116

申请日：2011-09-05

Applicant: インターナショナル・ビジネス・マシーンズ・コーポレーション ,  上田 真

Inventor： 上田　真

IPC: G06F12/08 ,  G06F12/10

CPC classification number: G06F12/084 ,  G06F12/1036

Abstract: 共有メモリ型マルチプロセッサシステムのスケーラビリティを向上させると共にハードウェアとソフトウェアのコストを抑えてコストパフォーマンスを向上させるキャッシュコヒーレンシ制御を実現する。 キャッシュおよびTLBを有する複数のプロセッサがシステムメモリを共有するマルチプロセッサシステムのキャッシュコヒーレンシを制御するシステムでは、プロセッサが、TLB検索を実行するTLB検索部とTLB検索でヒットせずTLB割り込みを生じたときにTLBの登録情報処理を実行するコヒーレンシハンドラとを有するTLB制御部を含む。コヒーレンシハンドラは、システムメモリのページテーブルの検索およびTLBの登録情報置換を実行するTLBリプレースメントハンドラと、TLB割り込みがページフォールトではないときに、TLBにアドレスのマッチする登録情報が存在しない場合であるTLBミス割り込みを処理するTLBミス例外処理部と、TLBにアドレスのマッチする登録情報は存在するがアクセス権限が違反している場合であるストレージ割り込みを処理するストレージ例外処理部とを含む。

Abstract translation: 在本发明中要实现的是缓存一致性控制，其中提高了共享存储器型多处理器系统的可扩展性，并且通过抑制硬件和软件的成本来提高成本性能。 在用于控制多处理器系统的高速缓存一致性的系统中，其中包括高速缓存和TLB的多个处理器共享系统存储器，每个处理器包括TLB控制单元，还包括：TLB搜索单元，用于执行TLB搜索; 以及当在TLB搜索中没有获得命中并且产生TLB中断时，执行TLB的注册信息处理的一致性处理器。 一致性处理器包括：用于执行系统存储器的页表的搜索的TLB替换处理程序和TLB的注册信息替换; TLB错误异常处理单元，用于处理TLB中断不是由页面故障引起的TLB错误中断，但与TLB中不匹配的注册信息不存在; 以及存储异常处理单元，用于处理在TLB中存在与地址相匹配的注册信息时发生的存储中断，但访问权限被侵害。