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公开(公告)号：CN118210649A
公开(公告)日：2024-06-18
申请号：CN202311165096.2
申请日：2023-09-11
Applicant: 三星电子株式会社
Abstract: 一种操作存储设备的方法包括：定期地对存储器件执行巡检读取操作；将通过所述巡检读取操作获得的故障信息存储在缓冲存储器中；作为对来自所述存储器件的读取数据执行的第一纠错操作的结果，确定所述读取数据是否具有不可纠正的错误；当确定出所述读取数据具有不可纠正的错误时，从所述缓冲存储器加载所述故障信息；以及通过使用所述故障信息对所述读取数据执行第二纠错操作。
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公开(公告)号：CN116896329A
公开(公告)日：2023-10-17
申请号：CN202211616393.X
申请日：2022-12-12
Applicant: 三星电子株式会社 , 首尔市立大学产学协力团
Abstract: 一种自适应连续时间线性均衡器(CTLE)，包括：CTLE单元，包括输入端子和输出端子；低通滤波器，被配置为分别输出低频带差分信号，该低频带差分信号是通过对差分输出信号分别进行低通滤波而获得的；以及误差放大器，被配置为放大低频带差分信号之间的差，并输出该放大后的差作为控制电压。CTLE单元包括：第一晶体管和第二晶体管，每个晶体管包括输入端子和输出端子；以及偏移补偿器，被配置为根据控制电压来调节供电电压源与输出端子之间的电势差。
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公开(公告)号：CN116737052A
公开(公告)日：2023-09-12
申请号：CN202310056718.1
申请日：2023-01-17
Applicant: 三星电子株式会社
Abstract: 提供了将输入信号转换为数字值的电子装置及其操作方法。所述电子装置可以包括：模数转换器电路，响应于时钟信号将输入信号的电平转换为数字输入值；振荡器，生成所述时钟信号；第一均衡电路，通过使所述数字输入值均衡来生成数字输出信号；第一检相器电路，检测所述数字输出信号的相位并且生成数字相位值；环路滤波器，基于所述数字相位值生成第一数字输出值；第二均衡电路，通过使所述数字输入值均衡来生成数字中间值；以及第二检相器电路，检测所述数字中间值的相位并且生成第二数字输出值。所述振荡器可以基于所述第一数字输出值和所述第二数字输出值调整所述时钟信号的频率。
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公开(公告)号：CN116486866A
公开(公告)日：2023-07-25
申请号：CN202211087709.0
申请日：2022-09-07
Applicant: 三星电子株式会社
IPC: G11C11/4074 , G11C11/4078 , G11C11/4091
Abstract: 公开了一种半导体装置、一种半导体存储器装置和一种偏移校准方法。根据实施例的半导体装置包括：多个采样器电路，被配置为接收多个偏移时钟信号或多个分频时钟信号，并且响应于多个分频时钟信号中的每个对数据信号进行采样。校准电路将第一偏移时钟信号施加到第一采样器电路，将具有与第一偏移时钟信号的相位相反的相位的第二偏移时钟信号施加到第二采样器电路，并且基于响应于第一偏移时钟信号而输出的第一采样器电路的输出来产生用于调整第一采样器电路的偏移的第一偏移调整信号。
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公开(公告)号：CN116257474A
公开(公告)日：2023-06-13
申请号：CN202211567454.8
申请日：2022-12-07
Applicant: 三星电子株式会社
Abstract: 提供了一种并串接口电路以及具有其的发送装置。所述并串接口电路包括：均衡器，其用于将奇数数据延迟半个周期，并顺序地生成奇数前置数据、奇数主数据和奇数后置数据，并且将偶数数据延迟半个周期，并顺序地生成偶数前置数据、偶数主数据和偶数后置数据；最终并串转换器，其用于顺序地且交替地选择所述偶数前置数据和所述奇数前置数据以生成前置数据，顺序地且交替地选择反相奇数主数据和反相偶数主数据以生成反相主数据，并且顺序地且交替地选择所述偶数后置数据和所述奇数后置数据以生成后置数据；以及驱动器，其用于驱动所述前置数据以生成前置数据电平，驱动所述反相主数据以生成反相主数据电平，并且驱动所述后置数据以生成后置数据电平。
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Patent Agency Ranking
公开(公告)号：CN116072167A
公开(公告)日：2023-05-05
申请号：CN202211012386.9
申请日：2022-08-23
Applicant: 三星电子株式会社
IPC: G11C7/22 , G11C7/12 , G11C11/4096 , G11C11/4072
Abstract: 提供了存储器装置、主机装置和操作存储器装置的方法。所述存储器装置包括：数据信号生成器，被配置为将数据信号提供给发送驱动器；发送驱动器，被配置为基于数据信号输出具有第一信号电平至第三信号电平中的任意一个的多电平信号；命令解码器，被配置为从存储器装置的外部接收反馈信号并且对反馈信号进行解码；数据信号控制器，被配置为基于命令解码器的解码结果调整数据信号；和驱动强度控制器，被配置为基于命令解码器的解码结果调整第一信号电平至第三信号电平中的至少一个。
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公开(公告)号：CN115954023A
公开(公告)日：2023-04-11
申请号：CN202211198159.X
申请日：2022-09-29
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种接收多电平信号的接收器，包括采样保持电路、第一模数转换电路和第二模数转换电路、以及数模转换电路。采样保持电路通过对输入数据信号进行采样和保持来生成采样数据信号。第一模数转换电路基于输入数据信号和多个参考电压中的第一选择参考电压产生输出数据的第一位。数模转换电路基于输出数据的第一位从多个参考电压中选择至少一个附加选择参考电压。第二模数转换电路基于采样数据信号和至少一个附加选择参考电压产生输出数据的至少一个附加位。
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公开(公告)号：CN115223616A
公开(公告)日：2022-10-21
申请号：CN202111620870.5
申请日：2021-12-28
Applicant: 三星电子株式会社
IPC: G11C11/4076
Abstract: 公开了半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括正交误差校正电路、时钟生成电路和数据输入/输出(I/O)缓冲器。正交误差校正电路通过调节基于数据时钟信号生成的第一时钟信号至第四时钟信号的偏移和占空比误差来执行锁定操作以生成第一校正时钟信号和第二校正时钟信号，并且响应于重新锁定信号执行重新锁定操作以将第二校正时钟信号锁定到第一校正时钟信号。时钟生成电路基于第一校正时钟信号和第二校正时钟信号来生成输出时钟信号和选通信号。数据I/O缓冲器通过基于输出时钟信号对来自存储器单元阵列的数据进行采样来生成数据信号，并且将数据信号和选通信号发送到存储器控制器。
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公开(公告)号：CN114388013A
公开(公告)日：2022-04-22
申请号：CN202110911117.5
申请日：2021-08-09
Applicant: 三星电子株式会社
Abstract: 一种存储系统，包括：存储控制器，在第一时间间隔期间基于具有N(N是3或更大的自然数)个不同电压电平之一的数据输入/输出信号向第一通道发送命令、地址或数据，所述存储控制器在第二时间间隔期间基于具有两个不同电压电平之一的数据输入/输出信号向第一通道发送在所述第一时间间隔期间未发送的命令、地址或数据；以及存储器件，在脉冲幅度调制(PAM)‑N模式下对在所述第一时间间隔期间经由所述第一通道接收的数据输入/输出信号进行采样，所述存储器件在非归零(NRZ)模式下对在所述第二时间间隔期间经由所述第一通道接收的数据输入/输出信号进行采样。
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公开(公告)号：CN114252663A
公开(公告)日：2022-03-29
申请号：CN202111090216.8
申请日：2021-09-16
Applicant: 三星电子株式会社
Abstract: 一种探针设备，包括：第一接收端，被配置为接收具有M个电平的多电平信号，其中M为大于2的自然数；第二接收端，被配置为接收参考信号；接收缓冲器，包括：连接至第一接收端的第一输入端、连接至第二接收端的第二输入端、以及被配置为基于从第一输入端和第二输入端接收的信号来输出多电平信号的输出端；以及，电阻器电路，包括连接至第一接收端和第二接收端的多个电阻器，并且确定第一接收端和第二接收端的端接电阻的大小。
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