公开(公告)号：KR100455374B1

公开(公告)日：2004-12-17

申请号：KR1019970068301

申请日：1997-12-12

Applicant: 삼성전자주식회사

Inventor： 김남현

IPC: H03K4/00

Abstract: PURPOSE: A clock skew compensation apparatus and a clock skew compensation method are provided to operate a synchronous circuit in a smooth manner, by compensating for the erroneous operation caused due to a clock skew, through the use of a second clock signal having a frequency double of the frequency of a first clock signal. CONSTITUTION: A clock skew compensation apparatus(70) comprises a flip flop(96) for outputting the data input from a first logic unit(60) in response to a second clock signal obtained by dividing a first clock signal; and a selection unit(98) for selectively outputting one of the data input from the flip flop and the data input from the first logic unit to at least one of second to N-th logic units(62 to 66), in response to a selection signal. The selection signal is generated when a synchronous circuit erroneously operates.

公开(公告)号：KR1020040041783A

公开(公告)日：2004-05-20

申请号：KR1020020069660

申请日：2002-11-11

Applicant: 삼성전자주식회사

Inventor： 김남현

IPC: G01R31/28

Abstract: PURPOSE: A loop back test apparatus and a method for the same are provided to allow the loop back test apparatus to perform the data serial/parallel conversion of the high speed operation chip and the self test of the data transmission/reception. CONSTITUTION: A loop back test apparatus includes a controller(10), a serial converting block(20), a parallel converting block(30), a first transmission/reception block(40) and a second transmission/reception block(50). The controller(10) controls the loop back test path in response to the test control signal, generates a predetermined low speed parallel loop back test data, compares the low speed parallel data with the predetermined low speed parallel loop back test data and outputs the comparison result as a test result. The serial converting block(20) converts the parallel loop back test data generated at the controller(10) into a high speed serial data. The parallel converting block(30) converts the inputted high speed serial data into a parallel data to supply the parallel data to the controller(10) as the converted low speed parallel data. The first transmission/reception block(40) operates the transmission block to transmit the high speed serial data supplied to the serial converting block(20) in response to the loop back test path or operates the reception block to receive the high speed serial data. And, the second transmission/reception block(50) performs the complementary operation with the first transmission/reception block(40), operates the reception block to transmits the high speed serial data to the first transmission/reception block(40) and operate the transmission block to transmit the high speed serial data to the first transmission/reception block(40).

Abstract translation: 目的：提供一种回环测试装置及其方法，以使环路测试装置执行高速运行芯片的数据串行/并行转换和数据发送/接收的自检。 构成：回送测试装置包括控制器（10），串行转换块（20），并行转换块（30），第一发送/接收块（40）和第二发送/接收块（50）。 控制器（10）响应于测试控制信号控制环路测试路径，产生预定的低速并行回环测试数据，将低速并行数据与预定的低速并行回环测试数据进行比较，并输出比较 结果作为测试结果。 串行转换块（20）将在控制器（10）处产生的并行环回测试数据转换成高速串行数据。 并行转换块（30）将输入的高速串行数据转换为并行数据，以将并行数据作为转换的低速并行数据提供给控制器（10）。 第一发送/接收块（40）操作传输块以响应于环回测试路径发送提供给串行转换块（20）的高速串行数据，或操作接收块以接收高速串行数据。 并且，第二发送接收块（50）与第一发送接收块（40）进行互补操作，对接收块进行动作，将高速串行数据发送到第一发送接收块（40） 传输块以将高速串行数据发送到第一发送/接收块（40）。

公开(公告)号：KR1019990011622A

公开(公告)日：1999-02-18

申请号：KR1019970034782

申请日：1997-07-24

Applicant: 삼성전자주식회사

Inventor： 김남현

IPC: H04N5/225

Abstract: 디지털 스틸 카메라에 의해 사진을 여러장을 찍어서 메모리에 저장시킨 다음, LCD를 통하여 여러장을 동시에 디스플레이 시키는 방법을 개시한다.
디지털 스틸 카메라의 이미지 데이터를 LCD에 디스플레이하는 방법에 있어서, 프레임 버퍼 메모리에 있는 데이터를 축소시킨 다음 이를 다시 프레임 버퍼 메모리에 저장시켜 디스플레이함으로써 여러장의 이미지를 한 화면에 동시에 디스플레이하는 것을 특징으로 하는 디지털 스틸 카메라의 디스플레이 방법을 제공한다.
상기 프레임 버퍼 메모리에 있는 이미지 데이터를 축소시키는 방법은 소오스 칼럼 길이와 데스터네이션 칼럼 길이를 사용하여 프레임 버퍼 메모리의 소오스 어드레스와 데스터네이션 어드레스를 생성하여 원래의 이미지 데이터 크기를 축소하는 것이다.
따라서, 본 발명에 의하면 디지털 스틸 카메라로 사진을 여러장을 찍어서 플레쉬 메모리 카드에 저장시킨 다음, LCD 디스플레이 경우에 여러장을 동시에 디스플레이시킬 수 있다.

公开(公告)号：KR1019970076167A

公开(公告)日：1997-12-12

申请号：KR1019960018406

申请日：1996-05-29

Applicant: 삼성전자주식회사

Inventor： 김남현

IPC: G06F1/00

Abstract: 본 발명은 두개의 플로피 디스크 드라이버(Floppy Disk Driver)를 갖는 PC시스템에서 드라이버의 순서를 바꾸는 PC시스템의 드라이브 변경 장치에 관한 것이다.
본 발명은 플로피 디스크 콘트롤러 콘넥터의 앞단에 멀티플렉서로 이루어진 회로를 부가하여 드라이브 변경을 위해 플로피 디스크 콘트롤러로부터 출력되는 제어 신호를 서로 바꾸어 주어 드라이브를 변경한다. 따라서 본 발명은 바이오스 셋업상에서만 A, B 드라이브 변경을 수행하고 드라이브 변경 레지스터의 특정 비트만을 프로그래밍하면 간단하게 A, B 드라이브를 B, A 드라이브로 변경하여 사용할 수 있다.

公开(公告)号：KR1019970029093A

公开(公告)日：1997-06-26

申请号：KR1019950041258

申请日：1995-11-14

Applicant: 삼성전자주식회사

Inventor： 김남현

IPC: G06F13/10

Abstract: 본 발명은 다이내믹 RAM 데이타의 리드/라이트 방법에 관한 것으로서, 특히 패리티 비트의 추가업시 다이내믹 RAM 데이타를 리드/라이트하는 방법에 관한 것이다. 본 발명의 목적을 위해 복수개의 데이타와 패리티 비트로 구성되어 최하위 비트와 패리티 비트가 한 비트로 다이내믹 RAM에 라이트 하는 방법에 있어서, 복수개의 데이타의 "1"의 갯수가 홀수개이고 최하위 비트가 "1"이면 라이트 할 최하위 비트는 "0"으로 변환되며, 상기 복수개의 데이타의 "1"의 갯수가 홀수개이고 최하위 비트가 "0"이면 라이트 할 최하위 비트는 "0"으로 변환되며, 복수개의 데이타의 "1"의 갯수가 짝수개이고 최하위 비트가 "1"이면 라이트 할 최하위 비트는 "1"으로 변환되며, 상기 복수개의 데이타의 "1"의 갯수가 짝수개이고 최하위 비트가 "0"이면 라이트 할 최하위 비트는 "1"으로 변환되는 것을 특징으로 하는 "1"으로 변환되며, 복수개의 데이타의 "1"의 갯수가 짝수개이고 최하위 비트가 "0"이면 라이트 할 최하위 비트는 "1"으로 변환되는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 의하면, 다이내믹 RAM 제어 회로를 구성하는 패리티 비트의 핀 갯수를 줄여 회로를 간소하게 할 수 있다.

公开(公告)号：KR1019970023175A

公开(公告)日：1997-05-30

申请号：KR1019950034955

申请日：1995-10-11

Applicant: 삼성전자주식회사

Inventor： 김남현

IPC: G11B19/20

Abstract: 본 발명은 디스크드라이브에서 1개의 드라이브를 이용하여 3.5" 및 5.25" 디스크를 동시에 사용할 수 있는 방법에 관한 것으로, 사용하고자하는 디스크가 5.25" 디스크인지 또는 3.5" 디스크인지를 선택하는 과정; 상기 선택된 디스크의 종류에 따라 CMOS 데이타값을 변경시키는 과정; 및 상기 변경된 CMOS 데이타값에 따라 상기 선택된 디스크에 맞는 디스크드라이브 환경을 설정하는 과정을 포함함을 특징으로 한다.
본 발명에 의하면, 3.5" 및 5.25" 플라피디스크를 모두 사용할 수 있는 겸용의 플라피디스크 드라이브를 이용하여 3.5" 및 5.25" 디스크를 동시에 사용할 수 있다.