公开(公告)号：KR100645069B1

公开(公告)日：2006-11-10

申请号：KR1020060063949

申请日：2006-07-07

Applicant: 삼성전자주식회사

Inventor： 김용돈 ,  오종환

IPC: H01L27/04

Abstract: 정전기 방전 보호 소자 및 그 제조방법을 제공한다. 이 소자는 기판과 상기 기판에 형성된 n웰 및 상기 n웰 상에 형성된 p웰을 포함한다. p웰에 게이트 전극, n+소오스 및 n+드레인을 포함하는 NMOS 트랜지스터이 형성되고, 접지된 p+웰 픽업(p+ well pick-up)이 p웰에 형성된다. n웰은 NMOS 트랜지스의 n+드레인과 연결되고 n+소오스는 접지된다. n+드레인과 n웰을 연결하여 트리거 전압을 낮출 수 있고, 표면 전류 밀도를 낮출 수 있다.

公开(公告)号：KR1020050059609A

公开(公告)日：2005-06-21

申请号：KR1020030091308

申请日：2003-12-15

Applicant: 삼성전자주식회사

Inventor： 김용돈 ,  오종환

IPC: H01L27/04

CPC classification number: H01L27/0266 ,  H01L21/823425 ,  H01L27/088 ,  H01L29/0619 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 정전기 방전 보호 소자 및 그 제조방법을 제공한다. 이 소자는 기판과 상기 기판에 형성된 n웰 및 상기 n웰 상에 형성된 p웰을 포함한다. p웰에 게이트 전극, n+소오스 및 n+드레인을 포함하는 NMOS 트랜지스터이 형성되고, 접지된 p+웰 픽업(p+ well pick-up)이 p웰에 형성된다. n웰은 NMOS 트랜지스의 n+드레인과 연결되고 n+소오스는 접지된다. n+드레인과 n웰을 연결하여 트리거 전압을 낮출 수 있고, 표면 전류 밀도를 낮출 수 있다.

公开(公告)号：KR1020040070690A

公开(公告)日：2004-08-11

申请号：KR1020030006870

申请日：2003-02-04

Applicant: 삼성전자주식회사

Inventor： 김용돈

IPC: H01L21/334

Abstract: PURPOSE: A method for fabricating a high-voltage DMOS transistor is provided to reduce the surface electric field and prevent the deterioration by forming a gate electrode on a drain region and a buffer layer. CONSTITUTION: The first conductive well is formed on a semiconductor substrate. The second conductive drift regions(18) are formed on a predetermined region within the first conductive well. A plurality of buffer layers(20,22) are formed on surfaces of the second conductive drift regions. A gate oxide layer(24) is formed on the surface of the first conductive well except for the second conductive drift regions. A gate electrode(30) is overlapped on the buffer layer and is formed on the gate oxide layer. The second conductive drain region(32) is formed on the second conductive drift region by performing an ion implantation process using the buffer layer and the gate electrode.

Abstract translation: 目的：提供一种用于制造高电压DMOS晶体管的方法，以通过在漏极区域和缓冲层上形成栅电极来减小表面电场并防止劣化。 构成：第一导电孔形成在半导体衬底上。 第二导电漂移区（18）形成在第一导电孔内的预定区域上。 多个缓冲层（20,22）形成在第二导电漂移区的表面上。 除了第二导电漂移区之外，在第一导电阱的表面上形成栅极氧化物层（24）。 栅电极（30）重叠在缓冲层上并形成在栅氧化层上。 通过使用缓冲层和栅电极进行离子注入工艺，在第二导电漂移区上形成第二导电漏极区（32）。