公开(公告)号：KR1020120015180A

公开(公告)日：2012-02-21

申请号：KR1020100077474

申请日：2010-08-11

Applicant: 삼성전자주식회사

Inventor： 김용돈 ,  이응규 ,  배성렬 ,  김수방 ,  장동은

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7816 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66681 ,  H01L29/66674 ,  H01L29/7801

Abstract: PURPOSE: A semiconductor device is provided to offer a semiconductor device with high reliability by forming a length of a second channel under a bending part to be longer than that of a first channel under a line part. CONSTITUTION: A body region is doped with a first conductive dopant. Line parts(LP1,LP2) of a gate pattern are extended to a first direction and have an uniform width. Bending parts(BP1,BP2) of the gate pattern are extended in one end of the line parts. A channel region under the line part has a first channel length to a second direction which is vertical to the first direction. The channel region under the bending part has the second channel length which is longer than the first channel length in different direction from the second direction.

Abstract translation: 目的：提供一种半导体器件，通过在弯曲部分下方形成比第一通道下方的第二通道更长的长度，提供具有高可靠性的半导体器件。 构成：体区掺杂有第一导电掺杂剂。 栅极图案的线部分（LP1，LP2）延伸到第一方向并且具有均匀的宽度。 栅极图案的弯曲部分（BP1，BP2）在线部分的一端延伸。 线部分下方的通道区域具有与第一方向垂直的第二方向的第一通道长度。 弯曲部下方的通道区域具有比从第二方向不同的方向长于第一通道长度的第二通道长度。

公开(公告)号：KR1020090100881A

公开(公告)日：2009-09-24

申请号：KR1020080026386

申请日：2008-03-21

Applicant: 삼성전자주식회사

Inventor： 김용돈 ,  김용찬 ,  김정호 ,  이맹열 ,  이응규 ,  임종욱

IPC: H01L27/06

CPC classification number: H01L27/092 ,  H01L21/823857 ,  H01L21/823878 ,  H01L21/823892

Abstract: PURPOSE: A semiconductor integrated circuit device is provided to isolate the high voltage devices and low voltage devices and to improve reliability. CONSTITUTION: The semiconductor integrated circuit device includes the substrate(110), the first buried impurity layer(132) and the second buried impurity layer(134). The high voltage device part and low voltage device part are defined in the substrate. The first buried impurity layers are formed in a part of the high voltage device part. The first buried impurity layers are coupled with the first voltage. The second buried impurity layers are formed in a part of the low voltage device part. The second buried impurity layers are coupled with the second voltages smaller than the first voltage. The wall is formed on the second buried impurity layers within the low voltage device part. The wall is coupled with the third voltage smaller than the second voltages.

Abstract translation: 目的：提供半导体集成电路器件来隔离高压器件和低压器件，提高可靠性。 构成：半导体集成电路器件包括衬底（110），第一掩埋杂质层（132）和第二掩埋杂质层（134）。 高压器件部分和低电压器件部分定义在衬底中。 第一掩埋杂质层形成在高压器件部分的一部分中。 第一掩埋杂质层与第一电压耦合。 第二掩埋杂质层形成在低压器件部分的一部分中。 第二掩埋杂质层与小于第一电压的第二电压耦合。 该壁形成在低压器件部分内的第二掩埋杂质层上。 该壁与第二电压小于第三电压耦合。

公开(公告)号：KR100885495B1

公开(公告)日：2009-02-24

申请号：KR1020070066705

申请日：2007-07-03

Applicant: 삼성전자주식회사

Inventor： 김용돈 ,  김정호 ,  이맹열 ,  김용찬 ,  이순학

IPC: G09G3/20 ,  G09G3/296 ,  H03K3/356 ,  H01L21/336

CPC classification number: G09G3/2965 ,  G09G3/293 ,  G09G3/296 ,  G09G2330/021 ,  G09G2330/028

Abstract: 고전력 어드레스 드라이버가 제공된다. 상기 어드레스 드라이버는 에너지 회복회로 및 상기 에너지 회복회로의 출력단자(output terminal)에 접속된 출력 스테이지(output stage)를 구비한다. 상기 출력 스테이지는 상기 에너지 회복회로의 상기 출력단자에 직렬 접속된 풀업 모스 트랜지스터 및 풀다운 모스 트랜지스터로 구성된다. 상기 풀업 모스 트랜지스터의 소오스 단자는 상기 에너지 회복회로의 상기 출력단자에 접속되고, 상기 풀업 모스 트랜지스터의 벌크 단자는 상기 풀업 모스 트랜지스터의 상기 소오스 단자 및 상기 벌크 단자 사이에 역 바이어스를 제공하는 노드에 접속된다. 상기 어드레스 드라이버를 채택하는 디스플레이 장치 역시 제공된다.

公开(公告)号：KR101453957B1

公开(公告)日：2014-10-24

申请号：KR1020080026386

申请日：2008-03-21

Applicant: 삼성전자주식회사

Inventor： 김용돈 ,  김용찬 ,  김정호 ,  이맹열 ,  이응규 ,  임종욱

IPC: H01L27/06

CPC classification number: H01L27/092 ,  H01L21/823857 ,  H01L21/823878 ,  H01L21/823892

Abstract: 신뢰성이 향상된 반도체 집적 회로 장치가 제공된다. 상기 반도체 집적 회로 장치는 고전압 소자 영역과 저전압 소자 영역이 정의된 기판, 고전압 소자 영역의 적어도 일부에 형성되고, 제1 전압과 커플링된 제1 매몰 불순물층, 저전압 소자 영역의 적어도 일부에 형성되고, 제1 전압보다 작은 제2 전압과 커플링된 제2 매몰 불순물층, 및 저전압 소자 영역 내에, 제2 매몰 불순물층 상에 형성되고, 제2 전압보다 작은 제3 전압과 커플링된 웰을 포함한다.
중간 전압, 매몰 불순물층

公开(公告)号：KR1020120015181A

公开(公告)日：2012-02-21

申请号：KR1020100077476

申请日：2010-08-11

Applicant: 삼성전자주식회사

Inventor： 김용돈 ,  김대식

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0847 ,  H01L29/41758 ,  H01L29/665 ,  H01L29/66575 ,  H01L29/7833 ,  H01L21/76

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to block a leakage current from a first and second edge part by separating a first source/drain region from a first and second side wall through a first and second barrier region. CONSTITUTION: A gate pattern(GP) is extended to a second direction and crosses an active part. A first source/drain region(114) and a first barrier region(122) are arranged in the active part. The first barrier region is touched with a first side wall. The first barrier region is doped with a first conductive dopant. The first source/drain region is doped to a second conductive dopant.

Abstract translation: 目的：提供一种半导体器件及其制造方法，通过将第一和第二侧壁通过第一和第二屏障区域分离第一源极/漏极区域来阻止来自第一和第二边缘部分的漏电流。 构成：栅极图案（GP）延伸到第二个方向并穿过有效部分。 第一源极/漏极区域（114）和第一势垒区域（122）布置在有源部分中。 用第一侧壁接触第一屏障区域。 第一阻挡区域掺杂有第一导电掺杂剂。 第一源/漏区被掺杂到第二导电掺杂剂。

公开(公告)号：KR100645039B1

公开(公告)日：2006-11-10

申请号：KR1020030091308

申请日：2003-12-15

Applicant: 삼성전자주식회사

Inventor： 김용돈 ,  오종환

IPC: H01L27/04

CPC classification number: H01L27/0266 ,  H01L21/823425 ,  H01L27/088 ,  H01L29/0619 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 정전기 방전 보호 소자 및 그 제조방법을 제공한다. 이 소자는 기판과 상기 기판에 형성된 n웰 및 상기 n웰 상에 형성된 p웰을 포함한다. p웰에 게이트 전극, n+소오스 및 n+드레인을 포함하는 NMOS 트랜지스터이 형성되고, 접지된 p+웰 픽업(p+ well pick-up)이 p웰에 형성된다. n웰은 NMOS 트랜지스의 n+드레인과 연결되고 n+소오스는 접지된다. n+드레인과 n웰을 연결하여 트리거 전압을 낮출 수 있고, 표면 전류 밀도를 낮출 수 있다.

公开(公告)号：KR101936039B1

公开(公告)日：2019-01-08

申请号：KR1020120121472

申请日：2012-10-30

Applicant: 삼성전자주식회사

Inventor： 김용돈

IPC: H01L21/768 ,  H01L21/28

公开(公告)号：KR101715762B1

公开(公告)日：2017-03-14

申请号：KR1020100077474

申请日：2010-08-11

Applicant: 삼성전자주식회사

Inventor： 김용돈 ,  이응규 ,  배성렬 ,  김수방 ,  장동은

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7816 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66681

Abstract: 반도체소자가제공된다. 반도체소자는기판내에형성되고제1 도전형의도펀트로도핑된보디(body) 영역, 및보디영역상에배치된게이트패턴을포함한다. 게이트패턴은제1 방향으로연장하고균일한폭을갖는라인부(line portion) 및라인부의일단에서연장하는벤딩부(bending portion)를포함하되, 라인부아래의채널영역은제1 방향에수직한제2 방향으로제1 채널길이를갖고, 벤딩부아래의채널영역은제2 방향과다른방향으로제1 채널길이보다긴 제2 채널길이를갖는일부분을포함한다.

Abstract translation: 半导体器件包括第一导电类型的主体区域和设置在身体区域上的栅极图案。 栅极图案具有在第一方向上延伸并且具有均匀宽度的直线部分和从直线部分的一端延伸的弯曲部分。 位于弯曲部分下方的通道区域的部分构成长度大于由位于直线部分下方的通道区域的部分构成的通道的长度的通道。

公开(公告)号：KR1020130072794A

公开(公告)日：2013-07-02

申请号：KR1020110140380

申请日：2011-12-22

Applicant: 삼성전자주식회사

Inventor： 김용돈

IPC: H01L21/335 ,  H01L29/772

CPC classification number: H01L21/76224 ,  H01L21/76229 ,  H01L29/0653 ,  H01L29/0886 ,  H01L29/66681 ,  H01L29/7801 ,  H01L29/7816 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device and a method for forming a semiconductor device are provided to form a first and a second trench by using one patterning process and to simplify a manufacturing process. CONSTITUTION: A substrate including a transistor region (A) and an align layer (B) is prepared. A first trench (105a) is formed in the transistor region. A second trench (105b) is formed in the align layer. A drift region is formed in the transistor region. A third trench is formed at both sides of the drift region.

Abstract translation: 目的：提供一种用于形成半导体器件的半导体器件和方法，以通过使用一个图案化工艺形成第一和第二沟槽并简化制造工艺。 构成：制备包括晶体管区域（A）和取向层（B）的衬底。 第一沟槽（105a）形成在晶体管区域中。 在对准层中形成第二沟槽（105b）。 在晶体管区域中形成漂移区。 第三沟槽形成在漂移区域的两侧。

公开(公告)号：KR1020090003771A

公开(公告)日：2009-01-12

申请号：KR1020070066705

申请日：2007-07-03

Applicant: 삼성전자주식회사

Inventor： 김용돈 ,  김정호 ,  이맹열 ,  김용찬 ,  이순학

IPC: G09G3/20 ,  G09G3/296 ,  H03K3/356 ,  H01L21/336

CPC classification number: G09G3/2965 ,  G09G3/293 ,  G09G3/296 ,  G09G2330/021 ,  G09G2330/028

Abstract: A high power address driver and display device employing the same is provided to reduce power consumption by supplying the reverse bias between the source terminal and bulk terminal of the pull-up MOS transistor. In a high power address driver and display device includes, the first address driver(AD1) includes the energy recovery circuit(ERC) and output stage(OST). The energy recovery circuit comprises the first resonance circuit(RC1) generating the charging signal and the second resonance circuit(RC2) generating the discharge signal. A first resonance circuit includes the first capacitor(C1), the first switching device(S1), the first diode(D1) and the first inductor(L1) which are connected in series. A second resonance circuit includes the second capacitor(C2), second switching element(S2), the second diode(D2), and the second inductor(L2) which are connected in series. An energy recovery circuit includes the third switching device(S3) and the fourth switching element(S4) which are parallel-connected with the second Node(N2).

Abstract translation: 通过在上拉MOS晶体管的源极端子和体积端子之间提供反向偏压来提供使用其的高功率地址驱动器和显示装置以降低功耗。 在大功率地址驱动器和显示装置中，第一地址驱动器（AD1）包括能量恢复电路（ERC）和输出级（OST）。 能量恢复电路包括产生充电信号的第一谐振电路（RC1）和产生放电信号的第二谐振电路（RC2）。 第一谐振电路包括串联连接的第一电容器（C1），第一开关装置（S1），第一二极管（D1）和第一电感器（L1）。 第二谐振电路包括串联连接的第二电容器（C2），第二开关元件（S2），第二二极管（D2）和第二电感器（L2）。 能量恢复电路包括与第二节点（N2）并联的第三开关装置（S3）和第四开关元件（S4）。