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    차지 펌핑 회로
    22.
    发明授权
    차지 펌핑 회로 有权
    充电泵电路

    公开(公告)号：KR101295777B1

    公开(公告)日：2013-08-13

    申请号：KR1020070103145

    申请日：2007-10-12

    Applicant: 삼성전자주식회사

    Inventor： 김정열 ,  전영현 ,  공배선

    IPC: G11C5/14

    CPC classification number: G11C5/145

    Abstract: 본 발명은 차지 펌핑 회로를 공개한다. 이 회로는 초기화시에 승압 노드를 초기화 전압 레벨로 초기화하는 초기화부, 전하 펌핑시에 입력 전압에 응답하여 승압 노드를 초기화 전압 레벨보다 높은 전압 레벨로 승압하는 부스팅부, 승압 노드의 전압 레벨을 출력 노드로 전송하는 전달부를 구비하면서 출력 노드를 공유하는 제1 및 제2 펌핑 수단들을 구비하고, 제1 펌핑 수단의 전달부는 승압 노드와 출력 노드 사이에 직렬 연결되어 제1 펌핑 수단의 제어 노드의 전압 및 제2 펌핑 수단의 승압 노드의 전압에 응답하여 스위칭하는 2개의 전달 트랜지스터들을 구비하고, 제2 펌핑 수단의 전달부는 승압 노드와 출력 노드 사이에 직렬 연결되어 제2 펌핑 수단의 제어 노드의 전압 및 제1 펌핑 수단의 승압 노드의 전압에 응답하여 스위칭하는 2개의 전달 트랜지스터들을 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의할 경우 두 개의 입력 전압의 파형이 교차되거나 오버랩 되는 경우에도 전류의 누설 현상을 방지하여 전류 공급 능력을 개선하고, 높은 전기장에 의한 열화 현상의 불균등을 방지하여 반도체 회로의 성능을 개선할 수 있다.

    차지 펌핑 동작을 수행하는 전원공급장치
    23.
    发明公开
    차지 펌핑 동작을 수행하는 전원공급장치 无效
    用于泵送充电的电源装置

    公开(公告)号：KR1020130074050A

    公开(公告)日：2013-07-04

    申请号：KR1020110141911

    申请日：2011-12-26

    Applicant: 삼성전자주식회사

    Inventor： 김정열 ,  박수진 ,  전영현

    IPC: H02M3/28

    CPC classification number: H02M3/07

    Abstract: PURPOSE: A power supply device performing a charge pumping motion is provided to continuously supply boosted electric charge to an output terminal by interlocking an output voltage and a gate voltage of a transistor and controlling the gate of the transistor. CONSTITUTION: Boosting circuit parts (30,30') boost voltages of a first boost node (BL) and a second boost node (BR) in response to a first main signal (Φ1) and a second main signal (Φ2), respectively. An output unit (10) comprises a first transmit part (50) that applies a voltage level of the first boost node to an output node and a second transmit part (50') that applies a voltage level of the second boost node to the output node. The output part outputs a boosting voltage through the output node. A bulk voltage control part (40) controls a connection between the output node and a bulk node according to a bulk control signal. A first control part (20) and a second control part (20') each respectively comprise capacitors (CL0,CR0) and NMOS transistors (ML0,MR0).

    Abstract translation: 目的：提供执行电荷泵送运动的电源装置，通过使晶体管的输出电压和栅极电压互锁并控制晶体管的栅极，连续地将升压的电荷提供给输出端。 构成：响应于第一主信号（Φ1）和第二主信号（Φ2），升压电路部件（30,30'）分别升压第一升压节点（BL）和第二升压节点（BR）的电压。 输出单元（10）包括将第一升压节点的电压电平施加到输出节点的第一发送部分（50）和将第二升压节点的电压电平施加到输出的第二发送部分（50'） 节点。 输出部分通过输出节点输出升压电压。 体电压控制部分（40）根据体控制信号来控制输出节点和体节点之间的连接。 第一控制部分（20）和第二控制部分（20'）分别包括电容器（CL0，CR0）和NMOS晶体管（ML0，MR0）。

    액티브 영역의 변화 없이 사이즈 조절이 가능한 트랜지스터레이아웃 구조 및 트랜지스터 사이즈 조절 방법
    25.
    发明授权
    액티브 영역의 변화 없이 사이즈 조절이 가능한 트랜지스터레이아웃 구조 및 트랜지스터 사이즈 조절 방법 失效
    用于控制尺寸而不改变活动区域的晶体管布局结构和控制晶体管尺寸的方法

    公开(公告)号：KR100827696B1

    公开(公告)日：2008-05-07

    申请号：KR1020060124259

    申请日：2006-12-08

    Applicant: 삼성전자주식회사

    Inventor： 김성훈 ,  김정열

    IPC: H01L27/04 ,  H01L29/78

    CPC classification number: H01L27/088 ,  H01L27/0207 ,  H01L29/4238

    Abstract: A transistor layout structure and a method for adjusting a transistor size are provided to decrease a manufacturing cost of a transistor by dividing an overall active region into at least three regions and arranging plural transistors on the respective active regions. A transistor layout has an adjustable size. An active region(ACT) with a predetermined size is arranged. A first gate line is arranged to traverse the active region in a first direction. At least one second gate line(A2) is arranged in the active region, such that the second gate line is elongated from a specific portion of the first gate line in a second direction. The second direction is normal to the first direction. Separation regions of the active regions, which are divided by the first and second gate lines, are arranged as source and drain regions, respectively. Some of at least two upper lines are contacted to or separated from each other to adjust a size of the transistor. The upper lines are connected to the active regions, which are separated by the second gate line, through contacts.

    Abstract translation: 提供晶体管布局结构和调整晶体管尺寸的方法，以通过将整个有源区域划分为至少三个区域并在各个有源区域上布置多个晶体管来降低晶体管的制造成本。 晶体管布局具有可调节的尺寸。 布置具有预定尺寸的有源区域（ACT）。 第一栅极线被布置成在第一方向上穿过有源区。 至少一个第二栅极线（A2）布置在有源区域中，使得第二栅极线在第二方向上从第一栅极线的特定部分延长。 第二个方向是垂直于第一个方向。 被第一和第二栅极线划分的有源区的分离区域分别被设置为源区和漏区。 至少两条上部线中的一些彼此接触或分离，以调整晶体管的尺寸。 上部线路通过触点连接到由第二栅极线分开的有源区域。

    반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치
    26.
    发明授权
    반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치 失效
    半导体存储器件的延迟控制电路及其方法及具有等待时间控制电路的半导体存储器件

    公开(公告)号：KR100818720B1

    公开(公告)日：2008-04-01

    申请号：KR1020060063463

    申请日：2006-07-06

    Applicant: 삼성전자주식회사

    Inventor： 김정열 ,  김경호 ,  방삼영 ,  장성진

    IPC: G11C11/40 ,  G11C7/00 ,  G11C11/4063

    Abstract: 반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및 상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치가 개시된다. 본 발명의 반도체 메모리 장치의 레이턴시 제어 회로는 마스터 유닛 및 다수의 슬래이브 유닛들을 구비한다. 마스터 유닛은 소정의 기준 신호 및 내부 클럭 신호에 응답하여, "명령어간 최소 간격(tCCD)- α(0이상 tCCD이하의 수)"에 기초한 다수의 마스터 신호들을 발생한다. 다수의 슬래이브 유닛들은 다수의 마스터 신호들을 공통으로 수신하고, 슬래이브 유닛 각각은 다수의 명령 신호들 또는 다수의 어드레스 신호들 중 대응되는 신호를 수신하여, 레이턴시 정보에 기초한 출력 신호를 발생한다. 본 발명에 의하면, 레이턴시 제어를 위해 필요한 총 레지스터의 수가 현저하게 줄어들어, 전류 소모량이 줄어들고 레이아웃 면적도 줄어든다.

    ＰＮ 다이오드를 구비한 가아드링을 갖는 반도체 소자 및그의 제조방법
    27.
    发明公开
    ＰＮ 다이오드를 구비한 가아드링을 갖는 반도체 소자 및그의 제조방법 无效
    具有PN二极管的保护器的半导体器件及其制造方法

    公开(公告)号：KR1020080012462A

    公开(公告)日：2008-02-12

    申请号：KR1020060073299

    申请日：2006-08-03

    Applicant: 삼성전자주식회사

    Inventor： 박수진 ,  김성훈 ,  김정열

    IPC: H01L21/761 ,  H01L29/80 ,  H01L29/861 ,  H01L21/78

    CPC classification number: H01L29/0623

    Abstract: A semiconductor device having a guard ring with a PN diode is provided to discharge the charges accumulated by a charge-up phenomenon through an antenna diode in a chip region in an etch process using plasma while discharging the charges through a guard ring PN diode by forming a guard ring PN diode in a guard ring region. A semiconductor substrate with a chip region(CR1) and a guard ring region(GR1) surrounding the chip region is prepared. A p-well region(5) is disposed in the substrate in the chip region and the guard ring region. An n+ region(10b) is disposed on the p-well region in the guard ring region. A guard ring dam is formed on the substrate in the guard ring region and is electrically connected to the n+ region. The p-well region and the n+ region in the guard ring region constitute a guard ring PN diode(AD2). A gate is disposed on the substrate in the chip region. A first interlayer dielectric covers the gate. A direct contact penetrates the first interlayer dielectric. A bitline(30a) is disposed on the first interlayer dielectric and covers the direct contact. A second interlayer dielectric(35) covers the bitline. A metal contact(37a) penetrates the second interlayer dielectric. A first metal wiring(40a) is disposed on the second interlayer dielectric and covers the metal contact. A third interlayer dielectric(45) covers the first metal interconnection. A via contact(47a) penetrates the third interlayer dielectric. A second metal wiring(50a) is disposed on the third interlayer dielectric and covers the via contact.

    Abstract translation: 提供具有PN二极管的保护环的半导体器件，以通过使用等离子体的蚀刻工艺中的芯片区域中的天线二极管通过天线二极管放电累积的电荷，同时通过形成保护环PN二极管来放电电荷 保护环PN二极管在保护环区域。 准备具有芯片区域（CR1）和围绕芯片区域的保护环区域（GR1）的半导体衬底。 p阱区域（5）设置在芯片区域和保护环区域中的衬底中。 n +区域（10b）设置在保护环区域的p阱区域上。 在保护环区域的基板上形成防护环坝，并与n +区电连接。 保护环区域中的p阱区域和n +区域构成保护环PN二极管（AD2）。 栅极设置在芯片区域中的衬底上。 第一层间电介质覆盖栅极。 直接接触穿透第一层间电介质。 位线（30a）设置在第一层间电介质上并覆盖直接接触。 第二层间电介质（35）覆盖位线。 金属接触件（37a）穿透第二层间电介质。 第一金属布线（40a）设置在第二层间电介质上并覆盖金属接触。 第三层间电介质（45）覆盖第一金属互连。 通孔触点（47a）穿透第三层间电介质。 第二金属布线（50a）设置在第三层间电介质上并覆盖通孔接点。

    반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치
    28.
    发明公开
    반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치 失效
    半导体存储器件的延迟控制电路，具有延迟控制电路的半导体存储器件及其半导体存储器件的方法

    公开(公告)号：KR1020070053088A

    公开(公告)日：2007-05-23

    申请号：KR1020060063463

    申请日：2006-07-06

    Applicant: 삼성전자주식회사

    Inventor： 김정열 ,  김경호 ,  방삼영 ,  장성진

    IPC: G11C11/40 ,  G11C7/00 ,  G11C11/4063

    CPC classification number: G11C11/4076 ,  G11C7/1096 ,  G11C7/22 ,  G11C8/18 ,  G11C11/4096 ,  G11C2207/2272

    Abstract: A latency control circuit and method thereof and auto-precharge control circuit and method thereof are provided. The example latency control circuit may include a master unit activating at least one master signal based on a reference signal and an internal clock signal and a plurality of slave units receiving the at least one master signal, each of the plurality of slave units receiving a plurality of signals and outputting an output signal based at least in part upon one of the received plurality of signals. The example method of latency control may include receiving at least one master signal, the received at least one master signal activated based on a reference signal and an internal clock signal and receiving a plurality of signals and outputting an output signal based at least in part upon one of the received plurality of signals and latency information. The example auto-precharge control circuit may include a precharge command delay unit generating a plurality of first precharge command delay signals in response to an internal clock signal and a write auto-precharge command signal, at least one bank address delay unit outputting a delayed bank address signal and a precharge main signal generator outputting a precharge main signal to banks based on the delayed bank address signal. The method of performing a precharging operation with the auto-precharge control circuit may include delaying a bank address signal based on a minimum time interval between executed memory commands and outputting a precharge main signal to one or more memory banks based on the delayed bank address signal.

    반도체 메모리 장치의 출력회로 및 데이터 출력방법
    30.
    发明公开
    반도체 메모리 장치의 출력회로 및 데이터 출력방법 有权
    用于在半导体存储器件中输出数据的电路和方法

    公开(公告)号：KR1020070035227A

    公开(公告)日：2007-03-30

    申请号：KR1020050089840

    申请日：2005-09-27

    Applicant: 삼성전자주식회사

    Inventor： 김경호 ,  장성진 ,  김정열

    IPC: G11C11/4093 ,  G11C7/10

    CPC classification number: G11C7/1039 ,  G11C7/1051 ,  G11C7/106 ,  H03K3/356156 ,  G11C7/22 ,  G11C11/4093 ,  G11C11/4096

    Abstract: 보다 높은 주파수에서 동작이 가능한 반도체 메모리 장치의 출력회로 및 이를 구비한 반도체 메모리 장치가 개시되어 있다. 출력회로는 제 1 데이터 경로, 제 2 데이터 경로, 및 제 3 데이터 경로를 구비한다. 제 1 데이터 경로는 제 1 제어신호 및 제 2 제어신호에 응답하여 센스 출력신호를 통과시키고 래치하여 제 1 노드에 출력한다. 제 2 데이터 경로는 제 1 제어신호와 상보 관계를 가지는 제 3 제어신호 및 제 2 제어신호와 상보 관계를 가지는 제 4 제어신호에 응답하여 센스 출력신호를 통과시키고 래치하여 제 1 노드에 출력한다. 제 3 데이터 경로는 제 5 제어신호에 응답하여 제 1 노드의 신호를 래치하고 통과시켜 출력 데이터를 발생시킨다. 따라서, 반도체 메모리 장치는 웨이브 파이프 라인 구조와 풀 파이프 라인 구조를 혼합한 슈도 파이프 라인 구조를 구비하여 간단한 회로를 사용하여 보다 높은 주파수에서 동작할 수 있다.

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