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公开(公告)号：KR1020130123972A
公开(公告)日：2013-11-13
申请号：KR1020120047529
申请日：2012-05-04
Applicant: 삼성전자주식회사
Abstract: Disclosed are a memory device including antifuse memory cells, and a memory system including the same. The memory device according to embodiments of the present invention comprises: a memory cell array which includes multiple sub arrays having multiple antifuse memory cells which are respectively arranged between multiple bit lines and multiple word lines; at least one column decoder which is connected to a first side surface of the memory cell array in which one end of the bit line is grouped, and decodes a bit line address of a target memory cell among the antifuse memory cells to output multiple bit line selection signals; at least one low decoder which is connected to a second side surface of the memory cell array in which one end of the word line is grouped, and decodes a word line address of the target memory cell among the antifuse memory cells to output multiple word line selection signals; and a sense amplifier which is connected to each of the bit lines to detect and amplify data in the target memory cell.
Abstract translation: 公开了包括反熔丝存储器单元的存储器件以及包括该存储器单元的存储器系统。 根据本发明的实施例的存储器件包括：存储单元阵列，其包括多个子阵列，其具有分别布置在多个位线和多个字线之间的多个反熔丝存储器单元; 连接到存储单元阵列的第一侧表面的至少一个列解码器，其中位线的一端被分组，并且解码反熔丝存储器单元中的目标存储器单元的位线地址以输出多个位线 选择信号; 连接到存储单元阵列的第二侧表面的至少一个低解码器，其中字线的一端被分组，并且解码反熔丝存储器单元中的目标存储器单元的字线地址以输出多个字线 选择信号; 以及连接到每个位线的检测放大器以检测和放大目标存储器单元中的数据。
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公开(公告)号：KR1020110107939A
公开(公告)日：2011-10-05
申请号：KR1020100027138
申请日：2010-03-26
Applicant: 삼성전자주식회사
Inventor： 김정열
IPC: H04B1/40
CPC classification number: G06F3/04817 , G06F3/04842 , G06F3/0488
Abstract: 본 발명은 휴대 단말기 및 그 휴대 단말기에서 아이콘을 제어하는 방법에 관한 것으로, 표시된 아이콘에 선택 이벤트가 감지되는지 판단하는 과정과, 상기 선택 이벤트가 감지되면, 상기 선택 이벤트가 감지된 영역에 매핑된 아이콘 개수를 확인하는 과정과, 상기 매핑된 아이콘 개수가 적어도 두 개이면, 상기 감지된 선택 이벤트가 유지되는 시간에 따라 상기 아이콘의 순서를 변경하여 연속적으로 표시하는 과정을 포함한다. 이와 같은 과정을 통해 다수 개의 아이콘들이 겹쳐서 표시되는 경우, 사용자가 아이콘을 이동시키지 않고도 원하는 아이콘을 용이하게 선택할 수 있다.
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公开(公告)号：KR1020110092550A
公开(公告)日：2011-08-18
申请号：KR1020100012027
申请日：2010-02-09
Applicant: 삼성전자주식회사
CPC classification number: G11C7/12 , G11C7/06 , G11C7/18 , G11C2207/002
Abstract: PURPOSE: A semiconductor memory device having no edge dummy memory block is provided to improve the degradation of integration of a dummy cell block by including a first sense amp block and a second sense amp block. CONSTITUTION: In a semiconductor memory device having no edge dummy memory block, at least one memory block(110,120,130) comprises at least one memory array. A first sense amp block(210) comprises at least one first sense amplifiers. Each sense amplifier comprises a first amplifier circuit. The first amplifier circuit comprises a first bit line, a first complementary bit line, and at least one transistor. A second sense amp block(220) comprises at least one second sense amplifiers. Each sense amplifier comprises a second amplifier circuit. The second amplifier circuit comprises a second bit line, a second complementary bit line, and at least one transistor. Capacitor blocks(310,320) comprise at least one capacitor. The capacitor block is connected to the first sense amp block.
Abstract translation: 目的：提供一种没有边缘伪存储块的半导体存储器件，通过包括第一读出放大器块和第二读出放大器块来改善虚设单元块的积分的劣化。 构成：在没有边缘伪存储块的半导体存储器件中，至少一个存储块（110,120,130）包括至少一个存储器阵列。 第一感测放大器块（210）包括至少一个第一读出放大器。 每个读出放大器包括第一放大器电路。 第一放大器电路包括第一位线，第一互补位线和至少一个晶体管。 第二感测放大器块（220）包括至少一个第二读出放大器。 每个读出放大器包括第二放大器电路。 第二放大器电路包括第二位线，第二互补位线和至少一个晶体管。 电容器块（310,320）包括至少一个电容器。 电容器块连接到第一感测放大器块。
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公开(公告)号：KR100782480B1
公开(公告)日：2007-12-05
申请号：KR1020050074493
申请日：2005-08-12
Applicant: 삼성전자주식회사
CPC classification number: G01R31/3173 , G01R31/31727
Abstract: 본 발명은 반도체 메모리 장치 및 이의 테스트 시스템을 공개한다. 이 반도체 메모리 장치는 일반 모드시에는 클럭 신호와 상보 클럭 신호에 응답하여 내부 클럭 신호를 생성하며, 타이밍 마진 검출 모드시에는 클럭 신호와 기준 전압에 응답하여 내부 클럭 신호를 생성하는 클럭 버퍼, 내부 클럭 신호에 응답하여 일정한 "위상 및 펄스폭"을 가지는 로우 인에이블 신호를 발생하는 로우 인에이블 회로, 내부 클럭 신호에 응답하여 일정한 "위상 및 펄스폭"을 가지는 컬럼 인에이블 신호를 발생하는 컬럼 인에이블 회로, 상보 클럭 신호와 기준 전압에 응답하여 가변되는 "위상 및 펄스폭"을 가지는 마진 제어 신호를 생성하는 마진 제어 신호 발생 회로, 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호와 마진 제어 신호를 수신하고, 일반 모드시에는 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호를 전송하며, 타이밍 마진 검출 모드시에는 마진 제어 신호를 전송하는 마진 제어 회로, 및 일반 모드시에는 로우 인에이블 신호 및 컬럼 인에이블 신호에 응답하여 데이터를 입출력하고, 타이밍 마진 검출 모드시에는 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호와 마진 제어 신호에 응답하여 데이터를 입출력하는 메모레 셀 어레이를 구비하는 것을 특징으로 한다. 따라서 반도체 메모리 장치내의 신호들의 최적화된 타이밍 마진을 검출할 수 있도록 한다.
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公开(公告)号：KR1020070092085A
公开(公告)日：2007-09-12
申请号：KR1020060092619
申请日：2006-09-25
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1039 , G11C7/1045 , G11C7/1066 , G11C7/1078 , G11C7/22 , G11C8/18 , G11C11/4076 , G11C11/4087 , G11C11/4096 , G11C8/10
Abstract: A semiconductor memory device having an input latency control circuit and a method of controlling input latency of the same are provided to reduce the number of flip flops required in latency control and to increase margin between input control signals and valid address signals. A clock buffer generates an internal clock signal on the basis of an external clock signal. A command decoder generates a write command signal by decoding an external command signal. An input latency control circuit(1600) gates an address signal through a wave pipe line method and generates a column address signal and a bank address signal, on the basis of the internal clock signal, the write command signal, and the write latency signal.
Abstract translation: 提供具有输入等待时间控制电路和控制其输入等待时间的方法的半导体存储器件，以减少等待时间控制所需的触发器的数量并增加输入控制信号与有效地址信号之间的裕度。 时钟缓冲器基于外部时钟信号产生内部时钟信号。 命令解码器通过解码外部命令信号来产生写命令信号。 输入延时控制电路（1600）通过波管线方式对地址信号进行门控，并根据内部时钟信号，写命令信号和写等待时间信号产生列地址信号和存储体地址信号。
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Patent Agency Ranking
公开(公告)号：KR1020070045644A
公开(公告)日：2007-05-02
申请号：KR1020050102144
申请日：2005-10-28
Applicant: 삼성전자주식회사
IPC: G11C29/00 , H03K19/0175
Abstract: 반도체 소자의 반전/비반전 테스트 장치 및 그 방법이 개시되어 있다. 본 발명의 반전/비반전 테스트 장치는, n 개의 데이터 입출력 핀들; 상기 데이터 입출력 핀들 중 반전할 데이터 핀 군과 또는 비반전할 데이터 핀 군을 결정하기 위한 선택신호에 응답하여 해당 데이터 핀 군으로 반전/비반전 설정 상태를 나타내는 모드 선택 신호를 출력하는 모드 생성 회로; 및 상기 n개의 데이터 입출력 핀에 각각 연결되고, 상기 모드 선택 신호에 응답하여 상기 n 개의 데이터 입출력 핀의 신호를 반전시키거나 또는 비반전 통과시키는 데이터 반전/비반전 회로를 포함하여 구성된다. 따라서, 본 발명은 데이터 입출력군 별로 데이터 반전/비반전을 선택할 수 있는 모드가 지원되므로 데이터 인버전이 제공되는 반도체 소자 제품을 효과적으로 테스트할 수 있도록 해준다.
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公开(公告)号：KR1020070023973A
公开(公告)日：2007-03-02
申请号：KR1020050078376
申请日：2005-08-25
Applicant: 삼성전자주식회사
IPC: G11C8/06
Abstract: A semiconductor memory device capable of converting an address input mode is provided to increase compatibility by enabling the conversion of the address input mode through an external control signal or a command. An address input circuit includes a first address buffer(120) and a second address buffer(130). An address alignment circuit receives addresses from the first address buffer and the second address buffer, and then rearranges the addresses. During a first mode, the addresses of the first and second address buffers are transferred to the inside of the address input circuit without additional rearrangement. During a second mode, an address serially inputted to one of the first and second address buffers is reconfigured in parallel and then transferred to the inside of the address input circuit.
Abstract translation: 提供能够转换地址输入模式的半导体存储器件，以通过外部控制信号或命令实现地址输入模式的转换来提高兼容性。 地址输入电路包括第一地址缓冲器（120）和第二地址缓冲器（130）。 地址对齐电路从第一地址缓冲器和第二地址缓冲器接收地址，然后重新排列地址。 在第一模式期间，第一和第二地址缓冲器的地址被传送到地址输入电路的内部，而无需额外的重新排列。 在第二模式期间，串行地输入到第一和第二地址缓冲器之一的地址并行重新配置，然后传送到地址输入电路的内部。
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公开(公告)号：KR1020060114737A
公开(公告)日：2006-11-08
申请号：KR1020050036785
申请日：2005-05-02
Applicant: 삼성전자주식회사
Abstract: A semiconductor memory device having an address multiplexing input structure is provided to reduce current consumption in an address input device by controlling an address input path by selectively enabling the address input path. In a semiconductor memory device, a command detector(220) detects whether an inputted command is a command requiring address multiplexing or not. A control clock generator(230) generates a control signal in response to the output of the command detector. An address latch(210) latches a serial-input address corresponding to the command, and outputs the latched address to a first address path or a second address path in response to the control signal.
Abstract translation: 提供具有地址复用输入结构的半导体存储器件，通过选择性地使能地址输入路径来控制地址输入路径来减少地址输入装置中的电流消耗。 在半导体存储器件中，命令检测器（220）检测输入的命令是否是需要地址复用的命令。 控制时钟发生器（230）响应于命令检测器的输出产生控制信号。 地址锁存器（210）锁存对应于该命令的串行输入地址，并且响应于控制信号将锁存的地址输出到第一地址路径或第二地址路径。
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公开(公告)号：KR1020060054590A
公开(公告)日：2006-05-23
申请号：KR1020040093194
申请日：2004-11-15
Applicant: 삼성전자주식회사
IPC: G11C5/06
Abstract: 반도체 소자에서 잡음을 줄이는 구조,특히 레이아웃에서 신호 라인을 쉴딩(shielding) 할 때 전원 잡음(power supply noise)의 영향을 줄이는 신호 라인 쉴딩 구조가 개시된다. 본 발명에 따른 신호 라인 쉴딩 구조는, 다수의 신호 라인과, 상기 다수의 신호 라인 각각의 주변에 길이방향으로 배치되어 상기 신호 라인이 타 신호 라인과 커플링되는 것을 방지하는 쉴딩 라인과, 일단이 상기 쉴딩 라인의 소정 부위에 접속되며, 타단이 반도체 기판(Substrate)에 접속되어 쉴딩 라인에 상기 기판으로 부터 전력이 공급되도록 하는 접촉 단자를 포함하여 이루어진다.
반도체 소자, 신호 라인, 쉴딩 라인, 전원 잡음, 기판(Substrate), 접촉 단자-
公开(公告)号：KR1020050109347A
公开(公告)日：2005-11-21
申请号：KR1020040034525
申请日：2004-05-15
Applicant: 삼성전자주식회사
IPC: G11C7/10
Abstract: 반도체 장치의 입력버퍼에 있어서 입력버퍼의 정상적인 동작을 보장하는 특정 주파수 영역이외의 주파수를 가지는 입력신호가 인가될 경우에 출력특성이 약화되는 것을 극복할 수 있는 반도체 장치의 입력버퍼가 개시된다. 일반적인 입력 버퍼는 입력 신호의 특정 동작 주파수 영역을 기반으로 하여 이 주파수 영역에 대한 출력특성을 고려하여 설계되지만 일정범위 이외의 주파수에 대해서도 의도한 성능이 보장되는 것이 바람직하다.
본 발명은 입력 신호의 주파수가 특정주파수 영역을 벗어나는 경우에 주파수 검출기를 이용하여 상응한 제어신호를 발생시키거나 별개의 제어신호를 인가하여 입력버퍼를 구성하는 입력 부와 전류 미러 부 중 어느 한쪽 또는 양쪽에서 제어신호에 따라 출력신호 발생 지점을 제 1 전원 전압(VDD) 또는 제 2 전원 전압(VSS)과 연결시키는 별도의 경로 및 이들을 제어하는 회로를 추가하여 입력버퍼의 출력 신호를 보상해주는 보상회로를 구비한 반도체 장치의 입력버퍼를 소개한다.
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