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公开(公告)号：KR100172415B1
公开(公告)日：1999-03-30
申请号：KR1019950055752
申请日：1995-12-23
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
반도체 메모리 장치내의 외부입력신호 검출회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
핀 누설 발생을 방지하며 또한 외부입력신호 검출회로의 동작을 보다 정확히 제어할 수 있는 외부입력신호 검출회로를 제공함에 있다.
3. 발명의 해결방법의 요지
외부전원전압이 특정전압 이상으로 높게 들어 와야지만 출력이 하이로 동작되는 고전압 발생기와, 상기 고전압 발생기의 출력보다 드레쉬홀드전압 이상 높게 인가되었을 때만 동작하는 피모오스 트랜지스터를 부가시킨 외부입력신호 검출회로를 제공함에 있다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.-
公开(公告)号：KR1019980082775A
公开(公告)日：1998-12-05
申请号：KR1019970017849
申请日：1997-05-09
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 반도체 메모리 장치에서의 라이트 복구 타임을 개선 할 수 있는방법은 라이트 사이클의 일부구간에서 워드라인을 인에이블시켜 데이터를 라이트하고 나머지 라이트 사이클의 구간동안에 데이터 라인을 미리 등화시킴에 의해 라이트 리커버리를 개선하는 것을 특징으로 한다.
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公开(公告)号：KR1019970055636A
公开(公告)日：1997-07-31
申请号：KR1019950053519
申请日：1995-12-21
Applicant: 삼성전자주식회사
Inventor： 김창래
IPC: H03K19/00
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
리이드 동작시 전원라인(power line)의 노이즈가 억제된 반도체 메모리 장치의 데이타 출력 버퍼회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
다수개의 I/O를 갖는 반도체 장치에 있어서 I/O천이시 노이즈에 의한 칩의 오동작 및 속도저하를 제거하여 안정된 상기 칩의 동작을 보장하는 수단을 제공함에 있다.
3. 발명의 해결방법의 요지
센스증폭기의 출력신호 및 데이타 출력인에이블 신호를 조합하여 출력하는 각기의 게이트 수단과, 상기 게이트 수단의 출력단과 연결되고 그 조합된 신호를 각기 지연 및 반전하는 제1제어 수단과, 한측은 상기 제1제어수단의 지연단과 연결되고 타측은 상기 제1제어수단의 반전단과 연결되는 노말입출력드라이브 수단과 상기 노말입출력드라이버 수단의 출력단과 반대의 레벨을 발생하기 위한 풀업트랜지스터와 풀다운트랜지스터를 가지는 더미입출력드라이버 수단과 상기 게이트 수단의 조합된 신호를 지연하여 상기 풀다운트랜지스터를 제어하는 제2제어 수단과 상기 게이트 수단의 조합된 신호를 잔전하여 상기 풀다운트랜지스터를 제어하는 제3제어수단을 가지는 것을 요지로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치의 데이타 출력버퍼회로에 적합하게 사용된다.-
公开(公告)号：KR1019970051416A
公开(公告)日：1997-07-29
申请号：KR1019950054753
申请日：1995-12-22
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리의 칼럼 리던던시 회로.
2. 발명이 해결하려고 하는 기술적 과제
리던던시 메모리 셀을 채용하는 반도체 메모리에서 페일 구제율을 개선하는 리던던시 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
복수 개의 행과 열의 매트릭스 형으로 배열된 노말 메모리 및 다수의 열로 구분 배열된 리던던시 칼럼 메모리 셀들을 가지는 메모리 셀 어레이와, 상기 리던던시 칼럼 메모리 셀들에 연결된 리던던시 칼럼 디코더와, 상기 노말 메모리 셀들에 연결된 노말 칼럼 디코더와, 상기 리던던시 칼럼 메모리 셀들의 데이타 버스를 통해 연결된 노말 센스 앰프 및 출력버퍼를 포함하는 반도체 메모리 장치의 칼럼 리던던시 회로는, 상기 리던던시 및 노말 출력버퍼와 리던던시 칼럼 프리 디코더간에 연결되며 상기 노말 셀의 결함에 기인하여 상기 리던던시 칼럼 메모리 셀들이 하나의 칼럼 단위로 선택되는 경우에 상기 출력버퍼의 데이타 통로를 제어하여 상기 대응되는 칼럼의 리던던시 셀의 데이타가 상기 리던던시 데이타 출력버퍼를 통해 출력되게 하는 입출 제어수단을 가짐을 특징으로 한다.
4. 발명의 중요한 용도
리던던시 메모리 셀을 채용하는 반도체 메모리에 사용된다.-
公开(公告)号：KR1019970051078A
公开(公告)日：1997-07-29
申请号：KR1019950055752
申请日：1995-12-23
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
반도체 메모리 장치내의 외부입력신호 검출회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
핀 누설 발생을 방지하며 또한 외부입력신호 검출회로의 동작을 보다 정확히 제어할 수 있는 외부입력신호 검출회로를 제공함에 있다.
3. 발명의 해결방법의 요지
외부전원전압이 특정전압 이상으로 높게 들어 와야지만 출력이 하이로 동작되는 고전압 발생기와, 상기 고전압 발생기의 출력보다 드레쉬홀드전압 이상 높게 인가되었을 때만 동작하는 피모오스 트랜지스터를 부가시킨 외부입력신호 검출회로를 제공함에 있다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.-
Patent Agency Ranking
公开(公告)号：KR1019970007378A
公开(公告)日：1997-02-21
申请号：KR1019950020768
申请日：1995-07-14
Applicant: 삼성전자주식회사
Inventor： 김창래
IPC: G11C11/413 , G11C11/419 , G01R31/26
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
고 전원 전압에서도 장시간 동안 칩의 신뢰성을 보장하도록 특정 레벨을 감지하는 전원 전압 검출 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
칩이 동작되지 않는 대기상태일 때의 전류의 흐름을 억제하며 고 전원에서 Device의 고신뢰성을 보장할 수 있는 전원 전압 검출 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
제1,2엔형트랜지스터와 제1,2피형트랜지스터를 포함하며 상기 제1전원 전압 노드와 상기 제2기준 전압 노드의 전압이 비교되어 출력되는 차등증폭기와, 게이트는 상기 제2기준 전압 노드와 연결되고 소오스는 접지 전압과 연결되는 제5엔형트랜지스터와, 소오스는 상기 제5엔형트랜지스터의 드레인과 연결되고 게이트에 상기 차동 증폭기를 제어하기 위한 칩선택신호가 인가되는 제3,4엔형트랜지스터와, 드레인은 상기 차동 증폭기의 출력단과 연결되고 소오스는 접지전압과 연결되고게이트는 제1인버터에 의한 반전된 칩 선택신호가 인가되는 제6엔형트랜지스터와, 상기 제6엔형트랜지스터의 드레인과 연결되어 지연시키는 지연 수단인 제2,3인버터와, 한측에는 상기 제1인버터의 출력단과 연결되고 타측에는 상기 제3인버터의 출력단과 연결되어 칩이 기상태시 항상 낮은 전압으로 최종 출력되는 NOR게이트로 구비된 것을 요지로 한다.
4. 발명의 중용한 용도
저 전압에서도 사용할 수 있는 반도체 메모리 장치의 전원 전압 검출 회로에 적합하다.-
公开(公告)号：KR1019950008451B1
公开(公告)日：1995-07-31
申请号：KR1019920000299
申请日：1992-01-11
Applicant: 삼성전자주식회사
Inventor： 김창래
IPC: G11C11/407
Abstract: The circuit consumes low current when operating memory cells. The circuit comprises a plurality of memory array blocks, a memory cell which is connected with one common word line in the memory array blocks, an input unit which receives block selection signals and column decoding signals, a output unit which is connected with the control electrode of the precharge circuit and consists of NAND gates, and a control unit which controls the precharge circuit by the result of AND operation of the block selection signals and column decoding signals.
Abstract translation: 当操作存储单元时，该电路消耗低电流。 电路包括多个存储器阵列块，与存储器阵列块中的一个公共字线连接的存储器单元，接收块选择信号和列解码信号的输入单元，与控制电极连接的输出单元 并由NAND门组成，控制单元通过块选择信号和列解码信号的AND运算结果来控制预充电电路。
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公开(公告)号：KR1019940006924B1
公开(公告)日：1994-07-29
申请号：KR1019910012385
申请日：1991-07-19
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: The circuit comprises normal cell arrays for saving data, normal decoders for indicating the selected memory cell, redundant memory cell arrays for replacing incorrect cells, redundant decoders for indicating replacing memory cells, and a repair circuit for enabling normal decoders in case of normal operation and enabling redundant decoders in case of repair operation. The repair circuit comprises an input part which has two inputs from external address and output of fuse circuits, a transfer part, and outputs of an output part which are connected with one input of normal decoders and redundant decoders.
Abstract translation: 该电路包括用于保存数据的正常单元阵列，用于指示所选存储单元的常规解码器，用于替换不正确单元的冗余存储单元阵列，用于指示替换存储单元的冗余解码器，以及用于在正常操作情况下使常规解码器能够启用的修复电路;以及 在维修操作的情况下使冗余解码器成为可能。 修复电路包括输入部分，其具有来自外部地址的两个输入和熔丝电路的输出，传送部分和与正常解码器的一个输入和冗余解码器连接的输出部分的输出。
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公开(公告)号：KR1019920022301A
公开(公告)日：1992-12-19
申请号：KR1019910008735
申请日：1991-05-28
Applicant: 삼성전자주식회사
Inventor： 김창래
IPC: G11C11/413
Abstract: 내용 없음.
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