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公开(公告)号：KR1019980066812A
公开(公告)日：1998-10-15
申请号：KR1019970002541
申请日：1997-01-29
Applicant: 삼성전자주식회사
Inventor： 송병준
IPC: H01L21/027
Abstract: 본 발명은 하나의 설비에서 웨이퍼 카세트 내의 웨이퍼들을 웨이퍼별로 처리하도록 제어한 웨이퍼 처리용 설비 제어방법에 관한 것이다.
본 발명의 목적은 웨이퍼 카세트 내의 서로 다른 공정으로 처리될 웨이퍼들을 웨이퍼별로 처리하도록 한 웨이퍼 처리용 설비 제어방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 웨이퍼 처리용 설비 제어방법은 하나의 설비가 웨이퍼 카세트 내의 웨이퍼들을 서로 다른 공정으로 처리하도록 호스트 컴퓨터가 이에 해당하는 공정 프로그램들을 하나의 설비에 한 번에 전달하는 것을 특징으로 한다. 따라서, 처리 공정의 변경시마다 실시하는 웨이퍼 카세트의 변경 작업을 생략할 수 있다.-
公开(公告)号：KR1019970023937A
公开(公告)日：1997-05-30
申请号：KR1019950034568
申请日：1995-10-09
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 본 발명은 반도체 장치를 위한 설비의 공정 변수 검증방법에 관해 게시한다. 종래의 방법은 검증자에 의해 설비에 입력된 공정변수를 확인함으로 에러를 발생하기도 하였으나 본 발명은 반도체 설비에 호스트 컴퓨터를 연결하여 컴퓨터를 통해서 공정변수를 검증함으로서 미확인되거나 잘못 검증되는 문제점을 해결하여 생산수율과 설비효율을 향상시킬 수가 있게 되었다.
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公开(公告)号：KR1019890002664B1
公开(公告)日：1989-07-22
申请号：KR1019860009954
申请日：1986-11-25
Applicant: 삼성전자주식회사
IPC: G06F11/10
Abstract: The circuit for reducing a number of trasistors used in the parity detector comprises 4 transistors (15,16,19,20) whose gates are input taps of the data, and two inverters (31a,32a) whose one input tap (21) floats logical "0" or "1" to operate XOR or XNOR mode so that an even or odd parity is detected.
Abstract translation: 用于减少奇偶校验检测器中使用的多个TrasFET的电路包括四个晶体管（15,16,19,20），其栅极是数据的输入抽头，以及两个反相器（31a，32a），其一个输入抽头（21）浮起 逻辑“0”或“1”来操作异或模式，以便检测到偶校验或奇校验。
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