公开(公告)号：KR1020060072459A

公开(公告)日：2006-06-28

申请号：KR1020040111107

申请日：2004-12-23

Applicant: 삼성전자주식회사

Inventor： 이승원 ,  정휘택 ,  이병훈

IPC: H03L7/08

CPC classification number: H03L7/0995 ,  H03L7/0891 ,  H03L7/099 ,  H03L7/10 ,  H03L7/18 ,  H03L2207/06

Abstract: 본 발명은 주파수에 따라 부하 캐패시터가 가변되는 위상 고정 루프 장치에 관한 것이다. 본 발명은 외부로부터 입력되는 클럭 신호를 받아서 내부 클럭 신호를 출력하며, 위상 검출기와 차지 펌프 및 전압 제어 발진기를 구비한다. 전압 제어 발진기는 제어 신호 발생부와 내부 신호 발생부를 구비한다. 제어 신호 발생부는 차지 펌프로부터 출력되는 펌핑 신호를 입력하고, 상기 외부 클럭 신호의 주파수가 상기 내부 클럭 신호의 주파수보다 높을 때는 인액티브된 가변 제어 신호를 발생하고 상기 외부 클럭 신호의 주파수가 상기 내부 클럭 신호의 주파수보다 낮을 때는 액티브된 가변 제어 신호를 발생한다. 내부 신호 발생부는 상기 내부 클럭 신호를 궤환시켜서 입력하고 이를 반전시켜서 상기 내부 클럭 신호를 발생하는 반전부, 상기 반전부의 출력단에 병렬로 연결된 부하 캐패시터; 및 상기 부하 캐패시터에 직렬로 연결되며 상기 가변 제어 신호가 액티브되면 활성화되고 상기 가변 제어 신호가 인액티브되면 비활성화되는 MOS 트랜지스터를 구비한다. 따라서, 위상 동기 루프 장치의 동작 주파수 영역이 확장된다.

公开(公告)号：KR1020050007909A

公开(公告)日：2005-01-21

申请号：KR1020030047541

申请日：2003-07-12

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  이병훈

IPC: G11C8/10

CPC classification number: G11C16/08 ,  G11C8/08 ,  G11C8/10 ,  G11C8/12 ,  G11C8/14

Abstract: PURPOSE: A row decoder structure for improving the layout of repeatedly arranged pre-decoded signal lines, a semiconductor memory device provided with the same and a method for the same are provided to drastically reduce the number of signals supplied to the word line decoders and the source line decoders in common. CONSTITUTION: A row decoder structure for improving the layout of repeatedly arranged pre-decoded signal lines includes a global decoder(420), a plurality of word line decoders(431,441,451) and a plurality of source line decoders(435,445,455). The global decoder generates the segment active signals corresponding to the plurality of the segments. The plurality of word line decoders generates the word line active signals by decoding the minimum memory block selection signals and the word line selection signals among the segment active signals and the memory block selection signals. And, the plurality of source line decoders outputs the source line power signal by decoding the source line selection signal among the segment active signals, the minimum memory block selection signal and the memory block selection signals.

Abstract translation: 目的：提供用于改善重复布置的预解码信号线的布局的行解码器结构，提供有它们的半导体存储器件及其方法及其方法，以大大减少提供给字线解码器的信号数量， 源线解码器是共同的。 构成：用于改善反复排列的预解码信号线的布局的行解码器结构包括全局解码器（420），多个字线解码器（431,441,451）和多个源极线解码器（435,445,455）。 全局解码器产生对应于多个段的段活动信号。 多个字线解码器通过解码片段有效信号和存储块选择信号中的最小存储块选择信号和字线选择信号来产生字线有效信号。 并且，多个源极线解码器通过对段有效信号，最小存储块选择信号和存储块选择信号中的源极线选择信号进行解码来输出源极线功率信号。

公开(公告)号：KR1020020091581A

公开(公告)日：2002-12-06

申请号：KR1020010030384

申请日：2001-05-31

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C29/00

CPC classification number: G11C29/50004 ,  G11C16/04 ,  G11C16/30 ,  G11C16/344 ,  G11C16/349 ,  G11C29/50

Abstract: PURPOSE: A NOR type flash memory device capable of checking a memory cell having an on-going defect characteristics is provided which can find the on-going defect characteristics. CONSTITUTION: An array(100) includes a plurality of nonvolatile memory cells(MC) arranged on a plurality of word lines(WL), a plurality of bit lines(BL), and cross regions of the above word lines and the above bit lines. A column selection circuit selects a part of the above bit lines, and a row selection circuit(110) selects one of the above word lines and supplies a word line voltage to the selected word line. At least one reference cell generates a reference current in response to a reference word line voltage. A write control circuit generates a test verification enable signal and a high voltage enable signal in response to an input of a test command during a test operation mode. A verification control circuit generates a test verification signal in response to the test command when the test enable signal is activated. A high voltage generating circuit(140) generates a high voltage in response to the high voltage enable signal. The first voltage regulator(150) receives the high voltage and generates the reference word line voltage in response to the test verification signal. The second voltage regulator(160) receives the high voltage and generates the word line voltage in response to the test verification signal. A sense amplifier circuit(180) detects whether a cell current flowing through a memory cell in an erase state selected by the selection circuits is higher than the reference current. And a pass/fail checking circuit(190) generates a pass/fail signal in response to an output of the sense amplifier circuit.

Abstract translation: 目的：提供能够检查具有持续缺陷特性的存储单元的NOR型闪速存储器件，其可以找到持续的缺陷特性。 构成：阵列（100）包括布置在多个字线（WL），多个位线（BL）和上述字线和上述位线的交叉区域的多个非易失性存储单元（MC） 。 列选择电路选择上述位线的一部分，行选择电路（110）选择上述字线之一，并将字线电压提供给所选择的字线。 至少一个参考单元响应于参考字线电压产生参考电流。 写控制电路在测试操作模式期间响应于测试命令的输入而产生测试验证使能信号和高电压使能信号。 当测试使能信号被激活时，验证控制电路响应于测试命令产生测试验证信号。 高电压产生电路（140）响应于高电压使能信号产生高电压。 第一电压调节器（150）响应于测试验证信号接收高电压并产生参考字线电压。 第二电压调节器（160）响应于测试验证信号接收高电压并产生字线电压。 读出放大器电路（180）检测流过由选择电路选择的擦除状态的存储单元的单元电流是否高于参考电流。 并且通过/失败检查电路（190）响应于读出放大器电路的输出产生通过/失败信号。

公开(公告)号：KR1019980047904A

公开(公告)日：1998-09-15

申请号：KR1019960066430

申请日：1996-12-16

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  이승근

IPC: G11C11/407

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 독출 동작시 낮은 동작 전압에서 동작 전압에 비해 높은 전압레벨이 요구되는 독출전압을 높게 부스팅하는 반도체 메모리 장치의 ATD 회로에 관한 것으로써, 본 발명은 외부로부터 인가되는 어드레스를 입력받아 소정 주기를 갖는 제 1 신호를 출력하는 ATD 신호 발생부와; 상기 제 1 신호를 입력받아, 전원전압이 미리 설정된 전압레벨 이하의 제 1 구간에 존재하는 동안 상기 제 1 신호가 소정시간 지연된 제 2 신호를 출력하고 상기 전원전압이 미리 설정된 전압 레벨 이상의 제 2 구간에 존재하는 동안 외부로부터 인가되는 적어도 하나 이상의 제어신호들에 응답하여 상기 제 1 구간 동안 지연된 시간에 비해 소정시간 더 지연된 상기 제 2 신호를 출력하는 지연부로 이루어졌다. 이로써, 전원전압 레벨이 미리 설정된 전압레벨 이상 높아진 제 2 구간 영역에서 부스팅되는 워드라인의 전압이 낮아져 셀 전류가 작게 흐르더라도 센스 앰프의 제어 신호인 ATD 회로로부터 출력되는 펄스의 폭을 제 2 지연수단을 통해 넓게 함으로써 독출 동작시 센싱 마진을 확보할 수 있게 되었다.

公开(公告)号：KR100142966B1

公开(公告)日：1998-08-17

申请号：KR1019950018967

申请日：1995-06-30

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  황상기

IPC: G11C7/06

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야 ;
센스 앰프의 소비전력에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 ;
소비전력을 줄일 수 있는 센스 앰프를 제공한다.
3. 발명의 해결방법의 요지 ;
더미 데이타와 메인 데이타로부터 입력되는 두신호를 증폭하는 제1센스앰프와, 상기 제1센스 앰프의 출력을 입력으로 하여 증폭하는 제2센스 앰프와, 상기 제2센스 앰프의 출력단에 접속되어 상기 제2센스 앰프로부터의 전류경로를 차단하는 제1인버터와, 상기 제1인버어터의 출력단에 접속된 반전된 출력을 내보내는 제2인버어터와, 상기 제2인버어터로부터 발생되는 출력을 일시적으로 저장하기 위한 어드레스 래치를 구비한다.
4. 발명의 중요한 용도 ;
저전력 소비를 위한 센스 앰프에 적합하게 사용된다.

公开(公告)号：KR1019970029880A

公开(公告)日：1997-06-26

申请号：KR1019950040856

申请日：1995-11-11

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리장치의 불량구제회로에 관한 것으로서, 더 상세하게는 반도체 메모리장치, 예를 들어 마스크 롬에서 데이타 출력 패드가 많은 경우에도 퓨즈의 수를 증가시키지 않고 한정된 레이아웃 면적으로 수율을 향상시킬 수 있도록 형성된 반도체 메모리장치의 불량구제회로에 관한 것이다. 이를 위한 본 발명은, 소정의 복수개의 입출력 블록 및 상기 각 입출력 블록에서 발생하는 오류 데이타를 보정하기 위해 오류 데이타의 어드레스를 기억하는 리던던시 어드레스 저장블록과 상기 오류 데이타를 기억하는 리던던시 데이타 저장블록을 구비하여 된 데이타 보정부를 포함한 반도체 메모리장치의 불량구제회로에 있어서, 상기 리던던시 데이타 저장블록의 출력인 리던던시 데이타가 공통으로 입력되며, 상기 각각의 입출력 블럭에 마련된 감지증폭수단의 출력 경로를 통과 또는 차단시키는 스위칭수단의 게이트를 제어하는 소정의 신호를 발생하는 리던던시 데이타 선택 블록이 포함되어 있는 점에 그 특징이 있다.

公开(公告)号：KR1019960039405A

公开(公告)日：1996-11-25

申请号：KR1019950009254

申请日：1995-04-19

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  이형곤

IPC: H01L23/495

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야:
소자분리막에 이격되는 메모리 셀 어레이 영역이 다수개의 메모리 셀 스트링으로 구성되는 반도체 메모리 장치로서, 비트라인의 로딩효과를 감소시키는 것에 대한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
확장된 활성영역의 비트라인 로딩이 다른 활성화영역의 비트라인 로딩보다 크게되어 칩 동작시 불량이 발생하게 되는 문제점을 개선하기 위해 반도체 메모리 소자의 메모리 셀 어레이의 배치 방법을 제공함에 있다.
3. 발명의 해결방법의 요지:
활성화영역의 로딩효과를 고려하여 레이아웃한 만큼 활성화영역 패턴을 잘라내는 것을 요지로 한다.
4. 발명의 중요한 용도:
고 밀도 및 고 집적화가 요구되는 반도체 메모리장치에 적합하다.

公开(公告)号：KR1020070080492A

公开(公告)日：2007-08-10

申请号：KR1020060011851

申请日：2006-02-07

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C7/04 ,  G11C5/14

CPC classification number: G11C7/04 ,  G11C5/143

Abstract: A semiconductor memory device controlling an output voltage level of a high voltage generator according to temperature variation is provided to prevent the degradation of program or erase characteristics of a memory cell. A semiconductor memory device(100) includes a memory cell array(110) and a high voltage generator(120). The high voltage generator provides a high voltage higher than a power supply voltage to the memory cell array through an output port, and generates a temperature detection signal by detecting the variation of a diode current according to temperature variation, and controls the voltage level of the output port in response to the temperature detection signal. The high voltage generator includes a pump circuit(130) generating the high voltage by pumping the power supply voltage, a regulator(140) regulating the output voltage of the pump circuit in response to the temperature detection signal, and a temperature detector(150) generating the temperature detection signal by detecting the variation of the diode current according to temperature variation.

Abstract translation: 提供了根据温度变化控制高压发生器的输出电压电平的半导体存储器件，以防止存储单元的编程或擦除特性的劣化。 半导体存储器件（100）包括存储单元阵列（110）和高压发生器（120）。 高电压发生器通过输出端口向存储单元阵列提供高于电源电压的高电压，并且通过根据温度变化检测二极管电流的变化来产生温度检测信号，并且控制电压电平 输出端口响应于温度检测信号。 高电压发生器包括通过泵送电源电压产生高电压的泵电路（130），响应于温度检测信号调节泵电路的输出电压的调节器（140）和温度检测器（150） 通过根据温度变化检测二极管电流的变化来产生温度检测信号。

公开(公告)号：KR100546342B1

公开(公告)日：2006-01-26

申请号：KR1020030047541

申请日：2003-07-12

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  이병훈

IPC: G11C8/10

CPC classification number: G11C16/08 ,  G11C8/08 ,  G11C8/10 ,  G11C8/12 ,  G11C8/14

Abstract: 반복적으로 배치되는 프리-디코딩된 신호선들의 레이아웃을 개선시키는 로우 디코더 구조, 이를 구비한 반도체 메모리 장치, 및 그 방법이 개시된다. 상기 반도체 메모리 장치의 로우 디코더에서는, 워드 라인 디코더들 및 소스 라인 디코더들에 공통적으로 공급되는 신호들의 수가 대폭 줄어들고, 이러한 신호들은 글로벌 디코더에 의하여 선택된 소정 세그먼트(segment) 내에서 하나의 워드 라인과 하나의 소스 라인을 선택할 수 있다. 따라서, 반복적으로 배치되어야 하는 메모리 블록 선택 신호선들의 레이아웃(layout) 면적이 감소하고, 결국 칩 면적을 크게 줄일 수 있는 효과가 있다.

公开(公告)号：KR100495655B1

公开(公告)日：2005-09-20

申请号：KR1019970062881

申请日：1997-11-25

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 오버 소거 검증시 비트 라인의 선택 제어를 위한 반도체 메모리 장치에 관한 것으로서, 전기적으로 프로그램 검증 및 오버 소거 검증이 가능한 반도체 메모리 장치에 있어서, 복수 개의 워드 라인들과; 복수 개의 비트 라인들과; 상기 비트 라인들에 드레인이 공통으로 접속되고, 게이트가 워드 라인에 접속되는 복수 개의 셀들을 구비하는 메모리 셀 어레이와; 상기 워드 라인을 선택하기 위한 워드 라인 선택 회로와; 상기 비트 라인을 선택하기 위한 선택 신호를 발생하는 비트 라인 선택 회로와; 오버 소거 검증시 상기 선택 신호의 전압 레벨을 상승시키기 위한 승압 회로와; 상기 선택 신호에 응답하여 비트 라인을 선택하는 Y 패스 게이트와; 상기 복수 개의 셀들 중 선택된 셀의 데이터를 감지 및 증폭하기 위한 감지 증폭 회로를 포함한다.