公开(公告)号：KR101224919B1

公开(公告)日：2013-01-22

申请号：KR1020060011851

申请日：2006-02-07

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C7/04 ,  G11C5/14

CPC classification number: G11C7/04 ,  G11C5/143

Abstract: 본 발명은 온도 변화에 따라 고전압 발생 회로의 출력 전압 레벨을 조절하는 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 출력 단자를 통해 메모리 셀 어레이에 전원 전압보다 높은 고전압을 제공하며, 온도 변화에 따른 다이오드 전류의 변화를 감지하여 온도 검출 신호를 발생하고, 상기 온도 검출 신호에 응답하여 상기 출력 단자의 전압 레벨을 조절하는 고전압 발생 회로를 포함한다. 본 발명에 따른 반도체 메모리 장치는 온도에 따라 고전압 발생 회로의 출력 전압 또는 출력 전류를 자동으로 조절할 수 있다. 본 발명에 의하면, 온도에 따라 고전압 발생 회로의 출력 전압 레벨 또는 출력 전류 용량이 달라지는 문제점 및 이로 인해 메모리 셀의 프로그램 또는 소거 특성이 나빠지는 문제점을 해결할 수 있다.

公开(公告)号：KR100773741B1

公开(公告)日：2007-11-09

申请号：KR1020060044496

申请日：2006-05-18

Applicant: 삼성전자주식회사

Inventor： 김기홍 ,  정휘택

IPC: G06K19/077 ,  G06K19/07

CPC classification number: G06K19/0723 ,  G06F13/4291

Abstract: An integrated circuit having plural interfaces and an integrated circuit card having the same are provided to acquire a smooth operation of the integrated circuit card by deactivating a corresponding interface. An integrated circuit(30) includes a CPU(31), an SWP interface(33), an ISO interface(35), a POR(Power On Reset) circuit(37), an internal oscillator(39), a detection circuit(41), a first selection circuit(43), a second selection circuit(45), a switch(47) and a bus(49). The CPU generally controls an operation of an integrated circuit card or the integrated circuit. The POR circuit generates a POR signal in response to an operation power(Vcc) supplied from a first host or a second host. The internal oscillator generates an internal oscillation signal in response to the POR signal. The detection circuit determines whether or not access of an SWP host and outputs a first reset signal and a mode signal. The switch supplies the internal oscillation signal to the SWP interface in response to the activated mode signal. The first selection circuit supplies an external clock signal output from an ISO host in response to a deactivated mode signal. The second selection circuit supplies an external reset signal as a second reset signal to the CPU in response to the deactivated mode signal.

Abstract translation: 提供具有多个接口的集成电路和具有该集成电路的集成电路卡，以通过停用对应的接口来获得集成电路卡的平滑操作。 集成电路（30）包括CPU（31），SWP接口（33），ISO接口（35），POR（上电复位）电路（37），内部振荡器（39），检测电路 41），第一选择电路（43），第二选择电路（45），开关（47）和总线（49）。 CPU通常控制集成电路卡或集成电路的操作。 POR电路响应于从第一主机或第二主机提供的操作功率（Vcc）产生POR信号。 内部振荡器响应于POR信号产生内部振荡信号。 检测电路确定SWP主机的访问是否输出第一复位信号和模式信号。 该开关响应激活的模式信号将内部振荡信号提供给SWP接口。 响应于去激活模式信号，第一选择电路提供从ISO主机输出的外部时钟信号。 第二选择电路响应于去激活模式信号向CPU提供作为第二复位信号的外部复位信号。

公开(公告)号：KR100420084B1

公开(公告)日：2004-05-17

申请号：KR1019970014273

申请日：1997-04-17

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C7/06

Abstract: PURPOSE: A semiconductor memory device is provided to prevent the reading failure by boosting a dummy word line voltage under a predetermined supply voltage level. CONSTITUTION: A semiconductor memory device includes a supply voltage detector, a dummy word line controller, and a sense amplifier. The sense amplifier includes a dummy cell controller, a main cell controller, and a comparator. The dummy cell controller(100) is used for generating a dummy cell sensing signal. The main cell controller(200) is used for generating a main cell sensing signal. The comparator(300) is used for sensing data by comparing an output signal of the dummy cell controller with an output signal of the main cell controller.

公开(公告)号：KR1019990060756A

公开(公告)日：1999-07-26

申请号：KR1019970081000

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  박종민

IPC: G11C16/06

Abstract: 본 발명은 불 휘발성 반도체 메모리 장치에 관한것으로서, 더 구체적으로는 불 휘발성 반도체 메모리 장치의 프로그램 방법에 관한 것으로서, 복수개의 워드 라인들과, 복수개의 비트 라인들을 갖고, 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 소거 및 프로그램 가능한 메모리 셀들을 포함하는 메모리 셀 어레이와, 어드레스 버퍼, 행 디코더, 열 디코더, 전원전압 검출 부, 선택 제어부, 선택부, 데이터 입출력 버퍼들, 기입 구동부들, 그리고 Y 패스 게이트를 포함하는 불휘발성 반도체 메모리 장치에 있어서, 외부로부터 전원전압을 인가받고, 이를 기준전압과 비교하여 전원전압의 레벨 검출 신호를 발생하는 단계와; 상기 검출 신호에 따라 선택 제어 신호들을 발생하는 단계와; 상기 선택 제어 신호들에 따라 선택 신호들을 발생하는 단계와; 상기 선택 신호들을 상기 기입 구동부들에 인가하여 선택된 비트 라인으로 프로그램이 실행되는 단계를 포함하는 것을 특징으로 한다. 이와 같은 방법으로 전원전압의 레벨에 따라 비트 라인을 소정 그룹으로 나누어 프로그램을 실행할 수 있다.

公开(公告)号：KR1019990042159A

公开(公告)日：1999-06-15

申请号：KR1019970062881

申请日：1997-11-25

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 오버 소거 검증시 비트 라인의 선택 제어를 위한 반도체 메모리 장치에 관한 것으로서, 전기적으로 프로그램 검증 및 오버 소거 검증이 가능한 반도체 메모리 장치에 있어서, 복수 개의 워드 라인들과; 복수 개의 비트 라인들과; 상기 비트 라인들에 드레인이 공통으로 접속되고, 게이트가 워드 라인에 접속되는 복수 개의 셀들을 구비하는 메모리 셀 어레이와; 상기 워드 라인을 선택하기 위한 워드 라인 선택 회로와; 상기 비트 라인을 선택하기 위한 선택 신호를 발생하는 비트 라인 선택 회로와; 오버 소거 검증시 상기 선택 신호의 전압 레벨을 상승시키기 위한 승압 회로와; 상기 선택 신호에 응답하여 비트 라인을 선택하는 Y 패스 게이트와; 상기 복수 개의 셀들 중 선택된 셀의 데이터를 감지 및 증폭하기 위한 감지 증폭 회로를 포함한다.

公开(公告)号：KR1019990013058A

公开(公告)日：1999-02-25

申请号：KR1019970036641

申请日：1997-07-31

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C16/00

Abstract: 본 발명의 불 휘발성 반도체 메모리 장치는 각각이 워드 라인들, 비트 라인들, 그리고 전기적으로 소거 및 프로그램 가능한 EEPROM 셀들을 구비하며, 열 방향으로 분리된 복수 개의 어레이 블럭들과; 어드레스 신호를 입력받아 상기 어레이 블럭들 중 하나를 선택하고, 상기 선택된 어레이 블럭의 모든 셀들을 선택하는 어드레스 카운터와; 테스트 모드시 기입 활성화 신호에 동기된 테스트 패턴 선택 신호에 응답하여 상기 선택된 셀들에 각각 대응되는 패턴 데이터 비트들을 발생하는 패턴 데이터 발생 회로 및; 상기 선택된 메모리 셀들에 각각 대응되는 비트 라인들을 상기 대응되는 패턴 데이터 비트들로 구동하는 기입 드라이버를 포함한다.

公开(公告)号：KR1019980026504A

公开(公告)日：1998-07-15

申请号：KR1019960044943

申请日：1996-10-09

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  이승근

IPC: G11C16/00

Abstract: 본 발명은 플래쉬 메모리 장치에 관한 것으로서, 구체적으로는 메모리 셀 어레이내의 워드라인을 선택하고 이를 구동시키는 플래쉬 메모리 장치의 로우 디코더에 관한 것이다. 메모리 셀 어레이내의 워드라인을 선택하고 이를 독출, 프로그램, 소거 그리고 마진 모드 테스트시 필요한 전압으로 상기 워드라인을 구동시키기 위한 불휘발성 반도체 메모리 장치의 로우 디코더에 있어서, 외부로부터 인가되는 외부 어드레스들을 입력받아, 이에 응답하여 조합 신호를 출력하는 입력부와; 상기 입력부로부터 출력된 조합 신호와 외부로부터 인가되는 차단전압과 외부전압들을 입력받아 독출 동작, 프로그램 동작, 그리고 마진 모드 동작시 전원전압 레벨의 상기 차단전압과 접지전압 레벨의 상기 외부전압과 각 동작 모드시 상기 워드라인에 필요한 소정 전압레벨의 상기 외부전압에 응답하여 상기 외부전압을 출력하고, 소거 동작시 접지전압 레벨의 상기 외부전압 및 차단전압과 소거전압레벨의 상기 외부전압에 응답하여 접지전압을 출력하는 고전압 레벨 전달부와; 상기 고전압 레벨 전달부로부터 출력된 신호와 상기 외부전압들을 입력받아, 이에 응답하여 각 동작 모드시 상기 고전압 레벨 전달부의 출력신호가 하이레벨일 때 각 동작 모드시 인가되는 상기 외부전압을 출력하고 로우 레벨일 때 각 동작 모드시 인가되는 상기 외부전압을 출력하는 반전부와; 상기 고전압 레벨 전달부와 상기 반전부로부터 출력된 각 신호와 상기 외부전압들 및 워드라인 선택신호를 입력받아 독출 동작시 전원전압 레벨의 차단전압과 접지전압 레벨의 상기 외부전압과 부스팅 전압레벨의 외부전압 및 워드라인 선택신호에 응답하여 상기 부스팅 전압을 출력하고, 프로그램 동작시 전원전압 레벨의 상기 차단전압과 접지전압 레벨의 상기 외부전압과 프로그램 전압레벨의 상기 외부전압 및 워드라인 선택신호에 응답하여 상기 프로그램 전압을 출력하며, 소거 동작시 접지접압 레벨의 상기 외부전압, 워드라인 선택신호, 그리고 차단전압과 소거전압레벨의 상기 외부전압에 응답하여 소거전압을 출력하되, 마진 모드 테스트 동작시 전원전압 레벨의 상기 차단전압과 접지전압 레벨의 상기 외부전압과 부스팅 전압레벨의 상기 � ��부전압과 테스트시 필요로하는 소정 전압레벨의 워드라인 선택신호에 응답하여 상기 테스트시 소정 전압레벨을 출력하는 복수개의 워드라인 선택 및 구동부들을 포함한다.

公开(公告)号：KR1019970017642A

公开(公告)日：1997-04-30

申请号：KR1019950030756

申请日：1995-09-19

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  황상기

IPC: G11C11/407

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
비트라인의 방전상태에서 차아지되는데 걸리는 시간을 단출시킬 수 있는 반도체 메모리 장치를 제공한다.
3. 발명의 해결방법의 요지
데이타를 독출할 수 있는 복수개의 메모리 트랜지스터와 상기 메모리 트랜지스터를 선택하기 위한 스트링 선택 트랜지스터로 구성된 메모리 셀 어레이와 접속된 비트라인과 전원전압사이에 접속되어 외부의 기준전압에 응답하여 상기 비트라인을 프리차아지시키기 위한 제1트랜지스터와, 상기 메모리 셀 어레이의 온셀전류의 약 절반값을 갖는 더미 셀 어레이와 접속된 더미라인과 전원전압사이에 접속되어 상기 더미라인을 프리차아지시키기 위한 제2트랜지스터를 구비한다.
4. 발명의 중요한 용도
고속동작을 요구하는 반도체 메모리 장치에 적합하게 사용된다.

公开(公告)号：KR1020120028213A

公开(公告)日：2012-03-22

申请号：KR1020110073037

申请日：2011-07-22

Applicant: 삼성전자주식회사

Inventor： 왕잉 ,  정휘택

IPC: G11C5/14 ,  G11C7/24

CPC classification number: G11C5/147 ,  G11C5/143 ,  G11C7/24 ,  G11C2207/2227

Abstract: PURPOSE: A low voltage data retention method and a circuit thereof are provided to compare voltage of a supplied power source and reference voltage when a chip is turned off, thereby determining a turn on/off state of power-loss modules. CONSTITUTION: A reference voltage generating circuit generates reference voltage. A voltage detection circuit detects voltage of a supplied power source. A comparator circuit compares the voltage detected by the voltage detection circuit and the reference voltage. The comparator circuit generates a turn-off signal which deactivates power consumption modules of an integrated chip when the detected voltage is lower than the reference voltage.

Abstract translation: 目的：提供一种低电压数据保持方法及其电路，以便在切断芯片时比较所提供电源的电压和参考电压，从而确定掉电模块的导通/截止状态。 构成：参考电压产生电路产生参考电压。 电压检测电路检测供电电源的电压。 比较器电路将由电压检测电路检测的电压与参考电压进行比较。 当检测到的电压低于参考电压时，比较器电路产生关闭信号，其使集成芯片的功耗模块停用。

公开(公告)号：KR100481841B1

公开(公告)日：2005-08-25

申请号：KR1019970062883

申请日：1997-11-25

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C16/06

Abstract: 본 발명의 플래시 메모리 장치는 음의 고전압을 가지는 노드와; 상기 노드에 접속되며, 제 1 및 제 2 제어 신호들에 응답하여서 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 1 방전 회로와; 상기 노드에 접속되며, 상기 제 2 제어 신호 및 제 3 제어 신호에 응답하여서 상기 제 1 방전 회로와 함께 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 2 방전 회로 및; 상기 노드에 접속되며, 제 4 및 제 5 제어 신호들에 응답하여서 상기 제 1 및 제 2 방전 회로들과 함께 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 3 방전 회로를 포함한다.