公开(公告)号：KR100157345B1

公开(公告)日：1998-12-01

申请号：KR1019950018971

申请日：1995-06-30

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  이정형 ,  김동준

IPC: G11C29/00

CPC classification number: H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본 발명은 제1도전형의 반도체기판에 형성된 전기휴즈셀에 관한 것으로서, 상기 반도체기판과는 제2도전형의 웰에 의해 격리된 제1도전형의 웰과, 상기 제1도전형의 웰내에서 서로 소정거리로 이격되어 형성된 제2도전형의 제1 및 제2확산영역과, 상기 제1확산영역내에 형성된 제1도전형의 확산영역과, 상기 반도체기판의 상부에 형성되고 상기 제1확산영역에 연결된 도전층을 구비한다.

公开(公告)号：KR100147653B1

公开(公告)日：1998-08-01

申请号：KR1019950019022

申请日：1995-06-30

Applicant: 삼성전자주식회사

Inventor： 주경중 ,  최정혁

IPC: H01L27/115

Abstract: 본 발명은 잔여 ONO 유전막의 새도윙(shadowing) 효과로 인한 워드라인 간의 단락 불량을 방지할 수 있도록 스택 게이트 형성을 위한 자기-정렬(self-align) 식각공정을 개선한 것이다.
본 발명은 플로우팅 게이트 및 콘트롤 게이트의 구성물질인 폴리실리콘이 함유된 불순물의 농도분포에 따라 틀려지는 식각율의 차이를 이용하여 포지티브 및 네가티브한 형태로 경사각도를 갖는 잔여 ONO막 하부에 남아있는 폴리실리콘 스페이서를 제거함으로써 워드라인과 워드라인 사이의 도통 문제를 해결한 것이다. 본 발명에 의하면, 고신뢰성의 비휘발성 메모리 셀을 효율적으로 제작할 수 있다.

公开(公告)号：KR100147646B1

公开(公告)日：1998-08-01

申请号：KR1019950014832

申请日：1995-06-05

Applicant: 삼성전자주식회사

Inventor： 김동준 ,  최정혁

IPC: H01L27/115

Abstract: 본 발명은 불휘발성 메모리 장치에 관한 것으로서, 특히 그라운드 콘택이 한 방향으로 치우쳐서 메모리의 고집적화를 이루어 대용량화가 가능한 메모리 장치에 관해 개시한다. 본 발명의 불휘발성 메모리 장치는 반도체 기판상의 활성영역상에 형성된 그라운드라인과, 상기 그라운드라인을 사이에 두고 양쪽에서 나란히 달리는 제1 및 제2 그라운드 선택라인, 상기 그라운드 선택라인 중 선택된 어느 하나에 치우치게 형성된 그라운드 콘택영역, 상기 콘택영역을 지나는 그라운드 선택라인은 절단하여 상기 콘택영역을 지나지 않는 다른 그라운드 선택라인에 연결된 2개의 그라운드 선택라인과 상기 그라운드선택라인을 형성하면서 상기 그라운드 라인상에 형성된 트랜지스터를 구비한다.
본 발명에 의하면, 별도의 추가되는 공정이나 마스크를 사용하지 않고 단지, 레이아웃(layout)을 변경함으로써 셀 스트링의 길이를 축소할 수 있고 따라서 메모리의 셀 접적도를 증가시켜 대용량화 할 수 있다.

公开(公告)号：KR100122103B1

公开(公告)日：1997-11-26

申请号：KR1019940009987

申请日：1994-05-07

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  최용배

IPC: H01L21/82

CPC classification number: G11C29/785 ,  G11C17/16

Abstract: A fuse element of a semiconductor memory device capable of electrically programming is disclosed. The fuse element comprises: electrically programmable fuse(Fi) connected one terminal of the output node(N1), a bipolar transistor(BTi) capable of fuse program, connected between the other terminal of the fuse(Fi) and the ground voltage level, a first MOS transistor(STi) for providing the bipolar transistor(BTi) with a base current using a current flowing through channel in response to a fuse select signal(G1), and a second MOS transistor(RTi) for generating a current flowing from the other terminal of the fuse(Fi) to the ground voltage level. Thereby, in programming operation, the base current is reduced due to the control of the amplitude of the select signal applied to the gate of the select transistor, preventing the fuse cutting-off.

Abstract translation: 公开了一种能够进行电气编程的半导体存储器件的熔丝元件。 熔丝元件包括：连接在输出节点（N1）的一个端子上的电可编程熔丝（Fi），连接在熔丝（Fi）的另一个端子与接地电压电平之间的能够熔断程序的双极晶体管（BTi） 第一MOS晶体管（STi），用于响应于熔丝选择信号（G1），使用流过通道的电流为双极晶体管（BTi）提供基极电流;以及第二MOS晶体管（RTi），用于产生从 保险丝的另一端（Fi）接地电压。 因此，在编程操作中，由于施加到选择晶体管的栅极的选择信号的幅度的控制，基极电流减小，从而防止熔丝断开。

公开(公告)号：KR1019970072434A

公开(公告)日：1997-11-07

申请号：KR1019960009678

申请日：1996-04-01

Applicant: 삼성전자주식회사

Inventor： 주경중 ,  최정혁 ,  신왕철

IPC: H01L27/112

Abstract: 불휘발성 기억장치의 메모리 셀 제조방법이 개시되어 있다. 본 발명은 제1도전형의 반도체기판의 활성영역상에 터널산화막을 형성하는 단계; 상기 터널산화막의 소정영역 상에 제1도전막으로 이루어진 부유게이트를 형성하는 단계; 상기 결과물 전면에 유전막 및 제2도전막을 차례로 형성하는 단계; 상기 부유게이트 사이의 요부를 채우는 제3산화방지막 패턴을 형성하는 단계; 상기 결과물을 열산화시키어 상기 노출된 제2도전막 표면에 열산화막을 형성하는 단계; 상기 제3산화방지막 패턴을 제거하여 그 아래의 제2도전막을 노출시키는 단계; 상기 열산화막을 식각 마스크로 하여 상기 노출된 제2도전막을 식각함으로써 그 아래의 유전막을 노출시킴과 동시에 제어게이트 전극을 형성하는 단계; 상기 노출된 유전막 아래의 활성영역에 제2도전형의 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계; 상기 결과물 전면에 상기 노출된 유전막 상의 요부를 채우는 산화막을 형성하는 단계; 상기 제어게이트 전극이 노출될 때까지 상기 산화막 및 그 아래의 열산화막을 에치백하여 평탄화하는 단계; 상기 평탄화된 기판 전면에 실리사이드막을 형성하는 단계; 및 상기 실리사이드막을 패터닝하여 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 기억장치의 메모리 셀 제조방법을 제공한다. 본 발명에 의하면, 커플링 비율을 증가시킬 수 있는 메모리 셀을 구현할 수 있다.

公开(公告)号：KR1019970060502A

公开(公告)日：1997-08-12

申请号：KR1019960002383

申请日：1996-01-31

Applicant: 삼성전자주식회사

Inventor： 주경중 ,  최정혁

IPC: H01L27/112

Abstract: 본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 본 발명에서는 반도체 기판 위에 터널 산화막을 개재하여 적층된 플로팅 게이트와, 상기 플로팅 게이트 위에 절연층을 개재하여 적층된 콘트롤 게이트롤 포함하는 불휘발성 메모리 장치에 있어서, 상기 절연층은 상기 플로팅 게이트의 상면에 형성된 제1절연층과, 상기 플로팅 게이트의 측벽에 형성된 제2절연층을 포함하고, 상기 콘트롤 게이트는 상기 제1절연층을 개재하여 상기 플로팅 게이트의 상면에 오버랩되는 제1콘트롤 게이트층과, 상기 제1콘트롤 게이트층의 상면과, 상기 제2절연층을 개재하여 상기 플로팅 게이트의 사방의 측벽을 함께 감싸는 구조로 형성된 제2콘트롤 게이트층을 갖춘 불휘발성 메모리 장치 및 그 제조방법에 개시되어 있다. 본 발명에 의하면, 플로팅 게이트와 콘트롤 게이트가 오버랩되는 면적이 현저히 증가됨으로써 커패시턴스가 증가하여 커플링 비가 높아진다.

公开(公告)号：KR1019970060240A

公开(公告)日：1997-08-12

申请号：KR1019960001292

申请日：1996-01-22

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  신왕철

IPC: G11C17/00

Abstract: 3개의 비트라인을 공유하면서도 종래와 동일한 셀 면적을 유지할 수 있는 3-bit shared 플레쉬 메모리 셀이 개시된다. 본 발명은 특정 셀을 선택하기 위한 복수 개의 스트링 선택 트랜지스터들, 데이타 기억을 위한 복수 개의 메모리 셀 트랜지스터들, 및 대기상태 시의 불량(fail) 구제를 위한 접지 선택(Ground Selection) 트랜지스터들이 비트라인과 접지전압단 사이에 서로 직렬회로로 구성되어 하나의 단위 스트링(string)을 구성하며, 상기 이웃한 3개의 단위 스트링들은 하나의 비트라인 콘택을 공유하고, 동일한 스트링 선택라인을 통해 상기 각 단위 스트링들에 연결되는 각각의 스트링 선택트랜지스터의 문턱 전압은 서로 다른 3개의 값이 반복되어 형성된다.

公开(公告)号：KR1019970024234A

公开(公告)日：1997-05-30

申请号：KR1019950034198

申请日：1995-10-06

Applicant: 삼성전자주식회사

Inventor： 주경중 ,  최정혁

IPC: H01L27/115

Abstract: 본 발명은 산화질화막과 산화막을 게이트 절연막으로 공유하는 구조를 갖는 반도체 장치의 제조방법에 관한 것으로, 실리콘 기판의 채널스톱영역 형성을 위한 붕소를 이온주입하는 공정과; 로코스 공정에 의하여 필드산화막 및 소자간 전기적 절연을 위한 채널스톱영역을 형성하는 공정과; 상기 기판상에 산화막을 형성하고, 상기 산화막상에 산화질화막의 생성을 억제하는 질화막을 형성하는 공정과; 주변회로부를 감광막으로 마스킹하고, 메모리 셀부의 상기 산화막과 질화막을 제거하는 공정과; 상기 주변회로부의 감광막을 제거하고, 상기 메모리 셀부와 주변회로부에 산화질화막을 형성하는 공정과; 상기 메모리 셀부의 상기 산화질화막 및 상기 주변회로부의 질화막 상에 제1전극층을 형성하는 공정과; 상기 주변회로부의 제1전극층을 감광막으로 마스킹하고, 상기 메모리 셀부의 상기 제1전극층을 패터닝하는 공정과; 상기 주변회로부의 감광막을 제거하고, 상기 메모리 셀부와 상기 주변회로부의 제1전극층 상에 증간절연막을 형성하는 공정과; 상기 메모리 셀부를 감광막으로 마스킹하고, 상기 주변회로부의 상기 중간절연막, 상기 제1전극층, 상기 질화막, 그리고 상기 산화막을 순차적으로 제거하는 공정과; 상기 주변회로부 상에 게이트 산화막을 소정의 두께로 형성시키는 공정과; 상기 메모리 셀부의 상기 중간절연막 및 상기 주변회로부의 상기 게이트산화막 상에 제2전극층을 형성시키는 공정과; 상기 제2전극층 상에 불순물을 이온주입하여 도전층을 만들고, 상기 도전층 상에 도전율을 높이기 위하여 폴리사이드를 형성하는 공정과, 상기 주변회로부를 감광막으로 마스킹고, 상기 메모리 셀부의 셀 스택 게이트가 형성될 영역만을 한정하고, 자기정합식각하여 상기 메모리 셀부의 상기 제2전극층, 중간절연막, 그리고 제1전극층을 순차적으로 식각하는 공정과; 상기 주변회로부의 감광막을 제거한 후, 상기 메모리 셀부를 감광제로 모두 가리고, 상기 주변회로부 영역만을 한정하여 트랜지스터 게이트를 형성하는 공정을 포함하고 있다.

公开(公告)号：KR1019970004023A

公开(公告)日：1997-01-29

申请号：KR1019950014832

申请日：1995-06-05

Applicant: 삼성전자주식회사

Inventor： 김동준 ,  최정혁

IPC: H01L27/115

Abstract: 본발명은불휘발성메모리장치에관한것으로서, 특히그라운드콘택이한 방향으로치우쳐서메모리의고집적화를이루어대용량화가가능한메모리장치에관해개시한다. 본발명의불휘발성메모리장치는반도체기판상의활성영역상에형성된그라운드라인과, 상기그라운드라인을사이에두고양쪽에서나란히달리는제1 및제2그라운드선택라인, 상기그라운드선택라인중선택된어느하나에치우치게형성된그라운드콘택영역, 상기콘택영역을지나는그라운드선택라인은절단하여상기콘택영역을지나지않는다른그라운드선택라인에연결된 2개의그라운드선택라인과상기그라운드선택라인을형성하면서상기그라운드라인상에형성된트랜지스터를구비한다. 본발명에의하면, 별도의추가되는공정이나마스크를사용하지않고단지, 레이아웃(layout)을변경함으로써셀 스트링의길이를축소할수 있고따라서메모리의셀 집적도를증가시켜대용량화할 수있다.

Abstract translation: 本发明公开了在非易失性存储器中涉及一种设备，特别是存储器的可用容量在高度集成的接地触头chiwoochyeoseo做是在一个方向上的存储装置。 根据本发明地形成并形成在半导体基板上的有源区域上的接地线，以及偏压跨线接地这是以前在第一mitje第二接地选择线的运行选择的出版的非易失性存储器装置中，和在两个花枝地选择线 接触区，并通过接触区域传递而切割，以形成两个接地选择线和连接到其它地选择线不通过接触区域中的接地选择线和形成在所述接地线的晶体管的接地选择线。 根据本发明，仅仅通过改变而不使用另外的掩模步骤，并且这可以减少电池串的长度的布局（布局），并且因此，能够大容量，通过增加所述存储器的单元密度。

公开(公告)号：KR100108250B1

公开(公告)日：1996-11-26

申请号：KR1019920024807

申请日：1992-12-19

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  김태윤 ,  조명관

IPC: H01L27/115