公开(公告)号：KR100475033B1

公开(公告)日：2005-05-27

申请号：KR1019980021057

申请日：1998-06-08

Applicant: 삼성전자주식회사

Inventor： 강정의 ,  신왕철

IPC: H01L21/316

Abstract: 소자분리막과 인접한 활성영역 표면의 산화막 리세스 발생회수를 줄일 수 있는 불휘발성 메모리 장치 제조방법에 관해 기재하고 있다. 본 발명의 방법은, 메모리 셀 어레이영역, 고압소자영역 및 저압소자영역으로 구분된 반도체 기판 표면에 활성영역과 소자분리영역을 한정하는 소자분리막을 형성하고, 제1 게이트 산화막을 형성한 다음, 비트라인 방향으로 패터닝된 제1 도전층을 적층한다. 층간절연막을 형성하고, 고압소자영역에 형성된 상기 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거한 후, 제2 게이트 산화막을 형성하고, 저압소자영역과 메모리 셀 어레이영역 일부에 형성된 상기 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거한다. 계속해서, 제3 게이트 산화막을 형성하고,제2 도전층을 증착하고 패터닝하여, 셀 어레이 영역에는 컨트롤 게이트를, 고압소자영역 및 저압소자영역에는 고압소자 및 저압소자의 게이트를 형성한다.

公开(公告)号：KR100284739B1

公开(公告)日：2001-05-02

申请号：KR1019980039956

申请日：1998-09-25

Applicant: 삼성전자주식회사

Inventor： 신왕철 ,  강정의 ,  맹경무

IPC: H01L21/8246

Abstract: 불휘발성 메모리 장치 제조 방법을 개시한다. 본 발명의 일 관점은 셀 어레이부(cell array part) 및 주변 회로부(peripheral circuit part)를 구비하는 반도체 기판 상에 소자 분리층을 형성한다. 주변 회로부의 반도체 기판을 노출하며 셀 어레이부의 반도체 기판 상에 터널(tunnel) 산화층을 개재하는 플로팅 게이트(floating gate) 패턴 및 플로팅 게이트 패턴을 덮는 층간 절연층을 형성한다. 층간 절연층을 덮고 주변 회로부의 반도체 기판 상을 게이트 산화층을 개재하며 덮는 컨트롤 게이트(control gate)층을 형성한다. 컨트롤 게이트층의 주변 회로부를 덮는 일부를 잔존하여 주변 회로부의 소자 분리층을 보호하며 셀 어레이부의 컨트롤 게이트층, 층간 절연층 및 플로팅 게이트 패턴을 순차적으로 패터닝하여 셀 어레이부에 컨트롤 게이트, 층간 절연층 패턴 및 플로팅 게이트를 형성한다. 컨트롤 게이트 및 주변 회로부를 덮는 컨트롤 게이트층을 이온 주입 마스크로 플로팅 게이트에 인접하는 반도체 기판에 비소를 제1불순물로 제1이온 주입하여 저농도의 제1불순물층을 형성한다. 셀 어레이부를 가려주는 포토레지스트 패턴을 이용하여 주변 회로부의 컨트롤 게이트층을 패터닝하여 주변 회로부에 게이트를 형성한다. 이와 같은 포토레지스트 패턴을 이온 주입 마스크로 이용하여 게이트에 인접하는 반도체 기판에 인을 제2불순물 제2이온 주입하여 저농도의 제2불순물층을 형성한다.

公开(公告)号：KR1020000001033A

公开(公告)日：2000-01-15

申请号：KR1019980021057

申请日：1998-06-08

Applicant: 삼성전자주식회사

Inventor： 강정의 ,  신왕철

IPC: H01L21/316

Abstract: PURPOSE: A fabrication method of nonvolatile memory is provided to improve a reliability of gate oxide by reducing a recess generated at the surface of active region adjacent to an isolation layer. CONSTITUTION: The method comprises the steps of: forming an isolating oxide layer(61) defining an active region and a device isolation region on a semiconductor substrate(51) divided by memory cell array, high voltage device and low voltage device regions; sequentially depositing a first gate oxide(63) and a first conductive layer(65); forming an interlayer dielectric(67) and selectively etching the interlayer dielectric, the first conductive layer and the first gate oxide formed in the high voltage device region; forming a second gate oxide(71) and selectively etching the interlayer dielectric, the first conductive layer and the first gate oxide formed in the memory cell array and the low voltage device regions; depositing a third gate oxide(75) and a second conductive layer on the resultant structure; and forming a control gate(77) in the cell array region and forming gates(77',77") of the high voltage and low voltage devices in the high voltage and low voltage device regions, respectively.

Abstract translation: 目的：提供一种非易失性存储器的制造方法，通过减少在与隔离层相邻的有源区域的表面处产生的凹陷来提高栅极氧化物的可靠性。 构成：该方法包括以下步骤：在由存储单元阵列，高压器件和低电压器件区域划分的半导体衬底（51）上形成限定有源区和器件隔离区的隔离氧化物层（61） 依次沉积第一栅极氧化物（63）和第一导电层（65）; 形成层间电介质（67），并选择性地蚀刻形成在高电压器件区域中的层间电介质，第一导电层和第一栅极氧化物; 形成第二栅极氧化物（71）并且选择性地蚀刻层间电介质，形成在存储单元阵列中的第一导电层和第一栅极氧化物以及低电压器件区域; 在所得结构上沉积第三栅极氧化物（75）和第二导电层; 以及在电池阵列区域中形成控制栅极（77）并分别在高电压和低压器件区域中形成高压和低压器件的栅极（77'，77“）。

公开(公告)号：KR100230357B1

公开(公告)日：1999-11-15

申请号：KR1019960002382

申请日：1996-01-31

Applicant: 삼성전자주식회사

Inventor： 주경중 ,  최정혁 ,  신왕철

IPC: H01L27/112

Abstract: 본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 반도체 기판 위에 터널 산화막을 개재하여 적층된 플로팅 게이트와, 상기 플로팅 게이트 위에 중간 절연층을 개재하여 적층괸 콘트롤 게이트를 포함하는 불휘발성 메모리 장치에 있어서, 상기 콘트롤 게이트는 상기 플로팅 게이트의 상면 및 사방의 측벽에서 상기 중간 절연층을 개재하여 상기 플로팅 게이트 위에 오버랩 되어 상기 플로팅 게이트의 상면 및 사방의 측벽을 감싸는 구조로 형성된 불휘발성 메모리 장치의 제조방법을 개시한다. 본 발명에 의하면, 플로팅 게이트와 콘트롤 게이트가 오버랩되는 면적이 현저히 증가됨으로써 커패시턴스가 증가하여 커플링비가 높아지고, 종래 기술에서와 같이 스택 게이트 형성을 위한 셀프얼라인 식각 공정시에 플로팅 게이트 측벽의 ONO막 제거를 위한 과도 식각으로 발생하는 필드 산화막의 손실도 방지할 수 있다.

公开(公告)号：KR100206708B1

公开(公告)日：1999-07-01

申请号：KR1019960040200

申请日：1996-09-16

Applicant: 삼성전자주식회사

Inventor： 주경중 ,  안성태 ,  최정달 ,  김종한 ,  신왕철 ,  김동준 ,  김홍수

IPC: H01L27/115

Abstract: 본 발명은 높은 커플링비를 갖는 자기정합되지 않은 쎌 구조에 필드산화막의 절연막 두께를 높여 절연 능력 특성 및 소자분리 특성을 향상시키기 위한 불휘발성 반도체 메모리 장치에 관한 것으로, 요지는 일정간격으로 서로 직교하는 복수의 비트라인 및 복수의 워드라인과, 상기 비트라인과 워드라인이 교차되는 부분에 형성된 메모리 쎌들과, 상기 메모리 쎌들로 형성된 쎌 어레이와, 상기 메모리 쎌들 상부에 각각 형성된 제1도전층과, 상기 제1도전층의 상부와 네측면을 감싸며 적층되어 형성된 제2도전층을 가지는 불휘발성 반도체 메모리 장치에 있어서, 기판상부 전면에 일정두께로 형성되어 활성영역들을 형성하는 제1절연막과, 상기 활성영역들 사이에 위치하여 상호 분리하기 위하여 소정두께로 형성된 다수개의 소자분리막들과, 상기 제1도전 층들 사이 및 상기 소자분리막들 상부표면에 소정두께로 형성된 제3절연막과, 하부표면이 상기 제1도전층 상부표면 및 네측면과 상기 제3절연막 상부표면에 면접하고 상기 제1도전층과 상기 제2도전층 사이에 소정두께로 형성된 제2절연막을 구비하는 것이다.

公开(公告)号：KR1020140071031A

公开(公告)日：2014-06-11

申请号：KR1020120138886

申请日：2012-12-03

Applicant: 삼성전자주식회사

Inventor： 송주학 ,  김동우 ,  신왕철 ,  양우성

IPC: H01L21/28 ,  H01L21/768

CPC classification number: H01L21/76816

Abstract: A semiconductor device and a method for manufacturing the same are provided. The semiconductor device according to the present invention comprises: a contact mold film on a substrate; wirings which are disposed on the contact mold film and are extended in one direction; contacts which are arranged on the contact mold film and are connected to each of the wirings; and spacers disposed between the contact mold film and the contacts. The each of the wirings includes a first portion in contact with the contact mold film and a second portion in contact with the each of the contacts. The wirings include a first wiring and an adjacent second wiring in which a first contact connected to the first wiring and a second contact connected to the second wiring are spaced apart in the one direction. The upper surface of the first contact is lower than the lower surface of the first portion of the second wiring.

Abstract translation: 提供半导体器件及其制造方法。 根据本发明的半导体器件包括：在基板上的接触模制膜; 布置在接触模膜上并沿一个方向延伸的布线; 接触件布置在接触模具膜上并连接到每个布线; 以及设置在接触模具膜和触头之间的间隔物。 每个布线包括与接触模具膜接触的第一部分和与每个触点接触的第二部分。 布线包括第一布线和相邻的第二布线，其中连接到第一布线的第一触点和连接到第二布线的第二触点在一个方向上间隔开。 第一触点的上表面比第二布线的第一部分的下表面低。

公开(公告)号：KR100697278B1

公开(公告)日：2007-03-20

申请号：KR1020050007706

申请日：2005-01-27

Applicant: 삼성전자주식회사

Inventor： 신진현 ,  이광재 ,  장성남 ,  신왕철

IPC: H01L27/04

CPC classification number: H01L27/0802 ,  H01L27/0629 ,  H01L29/8605

Abstract: 저항소자를 가지는 반도체 집적회로를 제공한다. 이 집적회로는 정온도계수(PTC;Positive Temperature Coefficeint)를 가지는 요소와 부온도계수(NTC;Negative Temperature Coefficient)를 가지는 요소가 직렬로 연결되어 온도계수가 상쇄된 저항소자를 가진다. 정온도계수를 가지는 확산저항과 부온도계수를 가지는 접촉저항이 직렬로 연결되어 온도계수가 상쇄되어 온도에 따른 저항값의 변화가 적은 저항소자를 제조할 수 있다.
온도계수, 확산저항, 접촉저항

公开(公告)号：KR1020040029525A

公开(公告)日：2004-04-08

申请号：KR1020020059824

申请日：2002-10-01

Applicant: 삼성전자주식회사

Inventor： 신왕철 ,  최정혁 ,  신진현

IPC: H01L21/8247

Abstract: PURPOSE: A flash memory device and fabricating method thereof are provided to form easily a contact hole for opening a fuse by locating a top side of the fuse and a top side of a gate electrode body on the same line. CONSTITUTION: A flash memory device includes a semiconductor substrate(100), a gate electrode body of a cell transistor, and a fuse(155). The semiconductor substrate(100) includes a cell region and a peripheral region. An isolation layer is formed on the semiconductor substrate(100). The gate electrode body is formed on the cell region of the semiconductor substrate(100). The fuse(155) is formed on the peripheral region of the semiconductor substrate(100). The gate electrode body is formed by stacking a floating gate electrode and a control gate electrode(150). A top side of the fuse(155) and a top side of the gate electrode body are located on the same line.

Abstract translation: 目的：提供一种闪存器件及其制造方法，用于通过将熔丝的顶侧和栅极电极体的顶侧定位在同一条线上来容易地形成用于打开保险丝的接触孔。 构成：闪存器件包括半导体衬底（100），单元晶体管的栅电极体和熔丝（155）。 半导体衬底（100）包括单元区域和周边区域。 隔离层形成在半导体衬底（100）上。 栅电极体形成在半导体衬底（100）的单元区域上。 熔丝（155）形成在半导体衬底（100）的周边区域上。 栅极电极体通过堆叠浮栅电极和控制栅极电极（150）而形成。 保险丝（155）的顶侧和栅极电极体的顶侧位于同一条线上。

公开(公告)号：KR1019990081292A

公开(公告)日：1999-11-15

申请号：KR1019980015141

申请日：1998-04-28

Applicant: 삼성전자주식회사

Inventor： 맹경무 ,  신왕철 ,  강정의

IPC: H01L21/336

Abstract: 본 발명은 고전압 트랜지스터의 제조방법에 관한 것으로, 반도체기판 상에 게이트 절연막을 형성하는 단계와, 게이트 절연막의 소정영역 상에 게이트 전극을 형성하는 단계와, 게이트 전극 양 옆의 반도체기판 표면에 저농도 불순물 영역을 형성하는 단계와, 저농도 불순물 영역이 형성된 결과물 전면에 층간절연막을 형성하는 단계와, 층간절연막을 패터닝하여 저농도 불순물 영역의 중심부를 노출시키는 적어도 하나의 콘택홀을 형성하는 단계와, 패터닝된 층간절연막을 이온주입 마스크로하여 콘택홀에 의해 노출된 저농도 불순물 영역 표면에 저농도 불순물 영역과 동일한 도전형의 불순물 이온을 주입함으로써, 콘택홀과 자기정렬된 고농도 불순물 영역을 형성하는 단계를 포함한다.

公开(公告)号：KR100219475B1

公开(公告)日：1999-09-01

申请号：KR1019960004697

申请日：1996-02-26

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  신왕철

IPC: H01L27/115

Abstract: 공유된 비트라인 셀에서의 리드(read) 전류를 개선시킬 수 있는 플래쉬 메모리 셀 및 그 동작방법이 개시된다. 본 발명은 공핍형 스트링 선택트랜시스터의 게이트 산화막의 두께를 증가형 스트링 선택트랜지스터의 게이트 산화막의 두께보다 감소시킴으로써, 종래 공유된 비트라인 셀에서의 문제점인 공정 마스크의 추가와 고집적화에 따른 스트링 선택트랜지스터를 통한 리드 전류의 감소 문제를 해결할 수 있다. 또한, 공유된 비트라인 셀에서 스트링 선택트랜지스터에 인가되는 리드전압을 Vcc와 0V에서 Vcc 이상과 0V 이상으로 동작시킴으로써 셀스트링 전류의 증가를 도모할 수 있다.