公开(公告)号：KR1020000073262A

公开(公告)日：2000-12-05

申请号：KR1019990016456

申请日：1999-05-08

Applicant: 삼성전자주식회사

Inventor： 표정렬

IPC: G06F7/52

Abstract: PURPOSE: A transform booth multiplier is provided for decreasing a delay of a sine expansion bit. CONSTITUTION: A PPG is formed of a booth encoding mux and a full adder for generating a partial product. Xn is a most signifiant bit and is inputted into PPG11 and PPG12 of the first stage. The output of the PPG12 is inputted into a 4-2 compression cell(1), and the output of the PPG11 is inputted into the remaining 4-2 compression cells(2 through 10) except for the OR and XOR gates(21, 22, 31, 32, 41 and 2) and the 4-2 compression cell(1). The output of the PPG21 positioned in the left side among the PPGs is inputted into all OR-gates and XOR gates(21, 22, 31, 32, 41, and 42) at the same time and is inputted into the remaining 4-2 compression cells except for the 4-2 compression cells.

Abstract translation: 目的：提供变位展位乘数以减少正弦展开位的延迟。 构成：PPG由一个编码多路复用器的展台和一个产生部分积的全加器组成。 Xn是最显着的位，并被输入到第一级的PPG11和PPG12。 PPG12的输出被输入到4-2压缩单元（1）中，除了OR和XOR门（21,22）之外，PPG11的输出被输入到剩余的4-2个压缩单元（2到10）中 ，31,32,31和2）和4-2压缩单元（1）。 位于PPG左侧的PPG21的输出同时被输入到所有OR门和XOR门（21,22,31,32,31和42）中，并输入到剩余的4-2 压缩细胞除4-2个压缩细胞外。

公开(公告)号：KR1019970055413A

公开(公告)日：1997-07-31

申请号：KR1019950057065

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 표정렬

IPC: H03K5/22

Abstract: 본 발명은 그룹 바이패스를 이용한 비교기에 관한 것으로서, 비교하고자 하는 A 신호와 B 신호를 각 비트별로 입력하여, 다음(1)식
AEQB=PP=
, ALEB=
=A·

(여기서, AEQB는 상기 A 신호의 크기가 B 신호와 같은 경우 출력신호, ALEB는 A 신호의 크기가 B 신호보다 작은 경우 출력신호를 나타낸다.)에 의해 발생신호(GG
i ) 및 전달신호(PP
i )를 생성하는 입력 셀군, 입력 셀군의 출력인 발생신호(GG
i ) 및 전달신호(PP
i ), 이전 비트에 대한 발생신호(GG
i-1 )를 입력으로 하여 다음(2)식
if PP=1, bcout=
, if PP=0, bcout=

을 수행하는 캐리 셀군, 캐리 셀군에서 출력되는 각 비트 그룹에 대하여 다음(3)식
if
=0, cout=

if
=1, cout=

에 의해 AEQB용 발생신호(GG
i ) 및 ALEB용 발생신호(GG
i )를 생성시키는 캐리 패스셀군으로 구성된다. 따라서 비교하고자 하는 A 신호와 B 신호를 구성하는 비트수가 많은 경우에도 전달 지연시간을 줄일 수 있다.

公开(公告)号：KR1019970049423A

公开(公告)日：1997-07-29

申请号：KR1019950049691

申请日：1995-12-14

Applicant: 삼성전자주식회사

Inventor： 표정렬

IPC: G06F5/06 ,  G06F7/48

Abstract: 본 발명은 연산 논리함수를 직접 수행할 수 있는 컨트롤 코드를 구현하여 연산 처리 속도를 높이기 위한 데이터 경로(data path) 용 연산 논리장치에 관한 것으로서, 버퍼 트랜스미션 게이트를 이용하여 입력변수 a 및 b와 오퍼레이션 코드 c[0] 내지 c[7]의 조합에 의해 가산기의 입력항을 구하는 것을 특징으로 한다.
따라서, 상술한 바와 같이 본 발명에 따른 데이터 경로용 연산 논리장치는 가산기에서 실행할 연산 논리함수들에 대한 컨트롤 코드를 구현함으로써, 데이터 처리 속도를 높이는 효과를 갖는다.