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公开(公告)号：KR1020110055179A
公开(公告)日：2011-05-25
申请号：KR1020090112096
申请日：2009-11-19
Applicant: 삼성전자주식회사
CPC classification number: G06F12/0831 , G06F2212/1024 , G06F2212/502 , G06F11/3017
Abstract: PURPOSE: A multiprocessor, cache coherence management apparatus for the same, and method thereof are provided to prevent the generation of unnecessary transaction between multiprocessors. CONSTITUTION: A ping pong monitoring unit(110) monitors a ping pong migration sequence between processors. A counting unit(130) counts the number of the ping pong migration sequences in response to a monitoring result. A request modifying unit(150) changes a migration request into a non-migration sharing method request based on a count result.
Abstract translation: 目的：提供一种用于其的多处理器，高速缓存一致性管理装置及其方法，以防止在多处理器之间产生不必要的事务。 构成：乒乓监视单元（110）监视处理器之间的乒乓移动顺序。 计数单元（130）响应于监视结果对乒乓移动序列的数量进行计数。 请求修改单元（150）基于计数结果将迁移请求改变为非迁移共享方法请求。
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公开(公告)号：KR1020010037189A
公开(公告)日：2001-05-07
申请号：KR1019990044571
申请日：1999-10-14
Applicant: 삼성전자주식회사
IPC: G06F7/50
Abstract: PURPOSE: The full adder is provided to reduce a size of a layout although the speed of the layout is rapid. CONSTITUTION: A full adder comprises inverters(12,18,20,34,36), a NAND gate(14), a NOR gate(16), a PMOS transistor(22), an NMOS transistor(24) and transmitting gates(26¯32). The first inverter(18) comprises a PMOS transistor(40) having an electric pass formed between output terminals of the power voltage(VDD) and the NOR gate(16) successively in serial and a gate being controlled by output of the NAND gate(14) and an NMOS transistor(42). The second inverter(20) comprises a PMOS transistor(44) having an electric pass formed between output terminals of the NAND gate(14) and grounding voltage successively in serial and a gate being controlled by output of the NOR gate(16) and an NMOS transistor(46). The first inverter(18) converts the output signal of the NAND gate(14) while the output signal of the NOR gate(16) is low level. The second inverter(20) converts the output signal of the NOR gate(16) while the output signal of the NAND gate(14) is high level. The PMOS transistor(22) includes a drain connected to the output terminal of the NOR gate(16), a source connected to the output terminal of the first inverter(18) and a gate controlled by the first input signal. The NMOS transistor(24) includes a drain connected to the output terminal of the NAND gate(14), a source connected to the output terminal of the second inverter(20) and a gate controlled by the second input signal. The first transmitting gate(26) has an input terminal connected to an output terminal of the first inverter(18) and an output terminal connected to an input terminal of the fourth inverter(34). The first transmitting gate(26) is controlled by the carry input signal converted through the third inverter(12), and transmits the output of the first inverter(18) to the fourth inverter(34).
Abstract translation: 目的：提供全加器以减少布局的大小，尽管布局的速度很快。 构成：全加器包括反相器（12,18,20,34,36），与非门（14），或非门（16），PMOS晶体管（22），NMOS晶体管（24）和发射门极 2632）。 第一反相器（18）包括PMOS晶体管（40），其具有在串联的电源电压（VDD）和NOR门（16）的输出端之间形成的电通路，栅极由NAND门的输出 14）和NMOS晶体管（42）。 第二反相器（20）包括PMOS晶体管（44），其具有在NAND门（14）的输出端和串联连接的接地电压之间形成的电通路，栅极由NOR门（16）的输出控制， NMOS晶体管（46）。 当NOR门（16）的输出信号为低电平时，第一反相器（18）转换NAND门（14）的输出信号。 第二反相器（20）在NAND门（14）的输出信号为高电平时转换NOR门（16）的输出信号。 PMOS晶体管（22）包括连接到或非门（16）的输出端的漏极，连接到第一反相器（18）的输出端的源极和由第一输入信号控制的栅极。 NMOS晶体管（24）包括连接到NAND门（14）的输出端的漏极，连接到第二反相器（20）的输出端的源极和由第二输入信号控制的栅极。 第一发送栅极（26）具有连接到第一反相器（18）的输出端子的输入端子和与第四反相器（34）的输入端子连接的输出端子。 第一发送门（26）由通过第三逆变器（12）转换的进位输入信号控制，并将第一反相器（18）的输出发送到第四反相器（34）。
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公开(公告)号：KR101662829B1
公开(公告)日：2016-10-05
申请号：KR1020090112096
申请日：2009-11-19
Applicant: 삼성전자주식회사
CPC classification number: G06F12/0831 , G06F2212/1024 , G06F2212/502
Abstract: 본발명에의한캐시일관성관리장치는, 복수의프로세서들사이에서발생되는핑퐁마이그레이션시퀀스를모니터링하는핑퐁모니터링부, 상기모니터링결과에응답해서상기핑퐁마이그레이션시퀀스의연속발생횟수를카운트하는카운팅부, 그리고상기카운트결과를근거로하여마이그레이션리퀘스트를비-마이그레이토리쉐어링방식의리퀘스트로변경하는리퀘스트변경부를포함한다.
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公开(公告)号：KR1020010019352A
公开(公告)日：2001-03-15
申请号：KR1019990035707
申请日：1999-08-26
Applicant: 삼성전자주식회사
IPC: G06F7/52
Abstract: PURPOSE: A compressor of a multiplier is provided to compress partial data additionally generated from an operation of an encoder so that it can prevent a wrong operation of the multiplier caused from the calculation of the partial data and reduce a layout area. CONSTITUTION: The compressor(300) comprises a plurality of compressors(300_1, 300_2, 300_n-1, 300n). The compression units(300_1, 300_2, 300_n-1, 300n) includes a plurality of 4 by 2 compressors(COM1, COM2, COM3, COM5) and at least one 9 by 2 compressor(COM4) and compresses the partial data(P_DATA) from the encoder(10). The compressor(300) compresses not only the partial data with a bit number set in advance by the encoder(10), but also the partial data additionally generated by a minus symbol used in a calculation process within the decoder(10).
Abstract translation: 目的：提供乘法器的压缩器来压缩从编码器的操作附加产生的部分数据，从而可以防止由于部分数据的计算引起的乘法器的错误操作并减少布局区域。 构成：压缩机（300）包括多个压缩机（300_1,300_2,300_n-1,300n）。 压缩单元（300_1,300_2,300_n-1,300n）包括多个4×2压缩机（COM1，COM2，COM3，COM5）和至少一个9×2压缩器（COM4），并压缩部分数据（P_DATA） 来自编码器（10）。 压缩器（300）不仅利用编码器（10）预先设定的位数来压缩部分数据，还压缩由解码器（10）内的计算处理中使用的减号所附加的部分数据。
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公开(公告)号：KR1019990024636A
公开(公告)日：1999-04-06
申请号：KR1019970045861
申请日：1997-09-04
Applicant: 삼성전자주식회사
Inventor： 표정렬
IPC: G06F7/00
Abstract: 본 발명에 따른 CMOS 전가산 회로는 가산하고자 하는 데이터 비트들과 캐리-아웃 중 논리 '1'이 홀수개일 때 논리 '1'의 합을 출력하고, 논리 '1'이 짝수개일 때 논리 '0'의 상기 합을 출력하는 제 1 논리 회로 및; 상기 가산하고자 하는 데이터 비트들과 상기 캐리-아웃 중 논리 '1'이 적어도 2 개 이상일 때 논리 '1'의 상기 캐리-아웃을 출력하고, 그 보다 적은 수의 논리 '1'이 입력될 때 논리 '0'의 상기 캐리-아웃을 출력하는 제 2 논리 회로를 포함한다.
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Patent Agency Ranking
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公开(公告)号：KR101242602B1
公开(公告)日：2013-03-19
申请号：KR1020060012192
申请日：2006-02-08
Applicant: 삼성전자주식회사
Inventor： 표정렬
IPC: G11C29/00 , G01R31/3185 , G06F11/22
CPC classification number: G01R31/318533 , G06F11/2236
Abstract: 프로세서 및 캐쉬 메모리 등을 원 칩으로 집적한 반도체 집적 회로 즉, 시스템 온 칩은 프로세서로부터 발생한 테스트 플래그 신호들에 응답해서 테스트 제어 신호들을 발생하는 테스트 컨트롤러, 그리고 테스트 제어 신호들에 응답해서 프로세서와 테스트 대상 장치인 캐쉬 메모리 사이의 전송 데이터 신호를 저장하는 트레이스 메모리를 포함한다. 집적 회로 내 트레이스 메모리를 구비함으로써 집적 회로가 완전히 제작된 후에도 집적 회로를 분해하지 않고도 집적 회로 내에 구성된 테스트 대상 장치의 동작을 테스트할 수 있다.
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公开(公告)号：KR100521351B1
公开(公告)日：2005-10-12
申请号：KR1019990044571
申请日：1999-10-14
Applicant: 삼성전자주식회사
IPC: G06F7/50
Abstract: 본 발명의 전가산기 회로는 구동능력을 향상시키기 위해 앞단에는 CMOS 로직을 사용하였고, 빠른 데이터 전달을 위해 출력단에는 전송 게이트들을 사용하였다. 본 발명의 전가산기는 단일-레일의 구조와 유사하나, 반전된 입력 신호들이 필요없는 단일 입력을 사용하였다. 따라서, 본 발명의 전가산기 회로는 이중-레일(CPL)의 장점인 빠른 동작 속도를 가지면서 단일-레일(LEAP)의 장점인 저전력과 고집적도를 갖는다.
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公开(公告)号：KR1020010046895A
公开(公告)日：2001-06-15
申请号：KR1019990050853
申请日：1999-11-16
Applicant: 삼성전자주식회사
IPC: H03M7/04
CPC classification number: H03M7/165 , H03M13/6502
Abstract: PURPOSE: A decoder is provided to work at a high speed and consume low power and to be used to make a simple thermometer code decoder, decoding N input signals into M(2¬N) bit output signals. CONSTITUTION: The decoder circuit(10) includes a converter of thermometer code for high level signal(12), a converter of thermometer code for low level signal(14) and a logic circuit(16). The converter of thermometer code for high level signal(12) receives and converts the three high level signals(IN5,IN4,In3) of the six input signals into thermometer code of seven bit signals(MSB1-MSB7). The converter of thermometer code for low level signal(14) receives and converts the three low level signals(IN2,IN1,IN0) into thermometer code of seven bit signals(LSB1-LSB7). The logic circuit(16) receives and combines the signals(MSB1-MSB7,LSB1-LSB7) from the first and second converters of thermometer code(12,14) and produces 64 bit decoded signals(OUT0-OUT63).
Abstract translation: 目的：提供解码器高速工作并消耗低功耗，并用于制作简单的温度计代码解码器，将N个输入信号解码为M（2NN）位输出信号。 构成：解码器电路（10）包括用于高电平信号（12）的温度计代码转换器，用于低电平信号（14）的温度计代码转换器和逻辑电路（16）。 用于高电平信号（12）的温度计代码转换器将六个输入信号的三个高电平信号（IN5，IN4，In3）接收并转换成七位信号（MSB1-MSB7）的温度计代码。 低电平信号（14）的温度计代码转换器接收并将三个低电平信号（IN2，IN1，IN0）转换为7位信号（LSB1-LSB7）的温度计代码。 逻辑电路（16）接收来自温度计代码（12,14）的第一和第二转换器的信号（MSB1-MSB7，LSB1-LSB7）并产生64位解码信号（OUT0-OUT63）。
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公开(公告)号：KR1019990066216A
公开(公告)日：1999-08-16
申请号：KR1019980001927
申请日：1998-01-22
Applicant: 삼성전자주식회사
Inventor： 표정렬
IPC: G11C8/00
Abstract: 본 발명에 따른 부스 멀티플렉서용 리코더는 제 1 입력 신호를 받아들이기 위한 제 1 입력 단자와; 제 2 입력 신호를 받아들이기 위한 제 2 입력 단자와; 제 3 입력 신호를 받아들이기 위한 제 3 입력 단자와; 제 4 입력 신호를 받아들이기 위한 제 4 입력 단자와; 상기 제 1 입력 단자에 연결되며, 상기 제 1 입력 신호를 반전시키는 제 1 인버터와; 상기 제 2 입력 단자에 연결되며, 상기 제 2 입력 신호를 반전시키는 제 2 인버터와; 상기 제 3 입력 단자에 연결되며, 상기 제 3 입력 신호를 반전시키는 제 3 인버터와; 하나의 전류 통로를 가지며, 상기 제 1 입력 신호에 제어되는 제 1 트랜지스터와; 하나의 전류 통로를 가지며, 상기 제 2 입력 신호에 제어되는 제 2 트랜지스터와; 양단을 갖는 하나의 전류 통로를 가지며, 상기 일단이 상기 제 4 입력 단자에 연결되고 타단을 통해서 제 1 출력 신호가 출력되며 제 4 인버터를 통해 상기 제 2 트랜지스터의 전류 통로에 연결된 게이트를 가지는 제 3 트랜지스터와; 상기 제 1 출력 신호와 접지 사이에 전류 통로가 형성되고 그리고 상기 제 4 인버터의 입력단에 게이트가 연결된 제 4 트랜지스터와; 하나의 전류 통로를 가지며, 상기 제 1 인버터의 출력에 제어되는 제 5 트랜지스터 및; 하나의 전류 통로를 가지며, 상기 제 2 인버터의 출력에 제어되는 제 6 트랜지스터를 포함하되, 상기 제 5 및 제 6 트랜지스터들의 전류 통로들은 상기 제 4 입력 단자와 상기 제 4 인버터의 입력단 사이에 직렬로 순차적으로 형성된다.
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