公开(公告)号：KR100222078B1

公开(公告)日：1999-10-01

申请号：KR1019960051681

申请日：1996-11-02

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/06

CPC classification number: H01L27/0255

Abstract: 반도체 장치에 인가되는 고전압 또는 과전압을 소모함으로써 순간적인 정전기의 충격으로부터 내부 회로들을 보호할 수 있는 정전기 보호 회로가 개시되어 있다. 본 발명에 따른 정전기 보호 회로는 2개의 웰들과 N웰을 P웰과 전기적으로 연결하는 고농도 영역만을 가지고 있다. 따라서, 본 발명은 정전기 보호 회로의 면적을 줄이고 순간적인 정전기의 충격을 제거하는 효과를 가진다.

公开(公告)号：KR1019990061324A

公开(公告)日：1999-07-26

申请号：KR1019970081582

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: G11C11/40

Abstract: EMI(electromagnetic interference)를 최소화하기 위한 다층 패드를 구비한 반도체 소자가 개시된다. 반도체 기판 상의 소정 부분에는 그라운드용 도전성막이 형성되어 있고, 상기 그라운드용 도전성막을 포함한 상기 기판 상에는 제 1 층간 절연막이 형성되어 있으며, 상기 제 1 층간 절연막 상에는 제 1 도전성 패드가 형성되어 있다. 상기 제 1 도전성 패드 상에는, 상기 제 1 도전성 패드 표면이 소정 부분 노출되도록, 복수의 비어 홀이 구비된 제 2 층간 절연막이 형성되어 있으며, 상기 비어 홀 내에는 도전성 플러그가 형성되어 있고, 상기 제 2 층간 절연막 상의 소정 부분에는 상기 도전성 플러그와 연결되도록 제 2 도전성 패드가 형성되어 있다. 그 결과, 반도체 소자를 구동시켜 주기 위한 전압 인가시 EMI가 발생하더라도 기생 커패시턴스 로드(parasitic capacitance load)가 큰 본딩 패드를 이용하여 이를 최소화할 수 있게 되므로, 반도체 소자의 동작 특성을 향상시킬 수 있게 된다.

公开(公告)号：KR100199048B1

公开(公告)日：1999-06-15

申请号：KR1019950046230

申请日：1995-12-02

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/10

Abstract: 본 발명은 반도체 집적 회로상에 정전기로 인한 과전류가 내부회로로 유입되지 못하도록 방지하는 회로에 관한 것으로서, 파워간에 직렬로 연결된 다이오드와 저항을 N형 모스 트랜지스터에 병렬로 연결시킴에 있어서, 다이오드의 캐소드는 전원단자에 연결하고, 다이오드의 애노드는 접지 단자에 연결하고, 모스 트랜지스터의 게이트를 상기 다이오드와 저항의 연결 부위에 연결하고, 모스 트랜지스터의 드레인을 전원단자에 연결하고, 모스트랜지스터의 소오스와 웰 콘택을 접지 단자에 연결하면, 정전기가 집적 회로에 인가 될때 전류가 파워간 전압을 낮게 클램핑하여 과전류가 내부회로로 유입되지 않도록 하여 집적 회로의 신뢰성을 향상시킬 수 있다.

公开(公告)号：KR100194202B1

公开(公告)日：1999-06-15

申请号：KR1019960011911

申请日：1996-04-19

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/06

Abstract: 본 발명은 정전기 방전 보호장치를 개시한다. 정전기 방전 보호장치는 엔형 반도체 기판의 일부 영역에 형성된 피형 웰과, 웰의 저면에 형성된 고농도의 피형 매몰층과, 웰의 일부 영역의 표면에 형성된 필드산화막과, 필드산화막의 일단에 인접한 웰의 표면으로부터 매몰층까지 형성된 엔형의 제1불순물 영역과, 필드산화막의 타단에 인접한 웰의 표면으로부터 매몰층까지 형성된 엔형의 제2불순물 영역과, 제1불순물 영역의 표면 근방에 형성된 엔형 제1고동도 불순물 영역과, 제2불순물 영역의 표면 근방에 형성된 엔형 제2고농도 불순물 영역과, 제2고농도 불순물 영역에 이웃한, 웰의 표면 가장자리 근방에 형성된 피형의 고농도 불순물 영역과, 필드산화막 상에 형성되고 입출력 패드와 전기적 연결된 필드 게이트 전극층과, 제1고농도 불순물 영역에 콘택하고 아울러 저항을 통하여 입출력패드에 전기적 연결된 제1전극층과, 제2고농도 불순물 영역에 콘택하고 아울러 접지전원단자에 전기적 연결된 제2전극층과, 피형의 고농도 불순물 영역에 콘택하고 아울러 접지전원단자에 전기적 연결된 제3전극층을 포함한다.
따라서, 본 발명에서는 소자의 모든 영역을 통하여 방전전류가 흐르게 되어 면적 대비 방전 효율이 좋다.

公开(公告)号：KR1019980037816A

公开(公告)日：1998-08-05

申请号：KR1019960056626

申请日：1996-11-22

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/04

Abstract: 반도체 장치의 정전기 보호소자에 관하여 개시한다. 본 발명은 반도체 기판에 형성된 P형 웰과, 상기 P형 웰 내의 반도체 기판의 제1 액티브 영역에 형성되고 입출력 패드에 연결된 제1 N+영역과, 상기 제1 N+영역에 연결된 저항과, 상기 제1 N+영역과 소정거리 떨어지고 상기 P웰 내의 제1 액티브 영역에 형성되고 Vss단자와 연결된 제2 N+ 영역과, 상기 P형 웰 내에 상기 제1 액티브 영역과 소정거리 이격된 제2 액티브 영역에 N+ 소오스, N+ 드레인 및 게이트로 구성된 NMOS가 형성되어 있고, 상기 N+ 소오스 및 게이트는 P+웰콘택과 함께 Vss단자에 연결되고 N+ 드레인은 입출력 패드에 연결된 것을 특징으로 하는 반도체 장치의 정전기 보호소자를 제공한다. 본 발명의 반도체 장치의 정전기 보호소자에 의하면, 종래에 정전기 방전수준을 떨어뜨렸던 전류 밀집 현상을 방지할 수 있다.

公开(公告)号：KR1019980016796A

公开(公告)日：1998-06-05

申请号：KR1019960036490

申请日：1996-08-29

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/108

Abstract: 반도체 칩의 입출력 패드에 축적된 정전기를 효과적으로 방전할 수 있는 정전기 방전 소자가 개시되어 있다.
본 발명은 반도체 기판에 형성된 P웰; 상기 P웰의 표면 영역에 형성된 복수개의 방전용 엔모스페트; 상기 P웰의 표면 영역에 상기 방전용 엔모스페트와 절연되어 형성되며 동작시 상기 방전용 엔모스페트를 제어하는 제어용 엔모스페트; 및 상기 제어용 엔모스페트의 드레인에 전기적으로 연결된 저항을 포함하며, 상기 방전용 엔모스페트의 채널 길이는 상기 제어용 엔모스페트의 채널 길이 보다 크고, 상기 제어용 엔모스페트의 드레인은 상기 저항을 통해 반도체 칩의 입출력 패드에 전기적으로 연결되고, 상기 복수개의 방전용 엔모스페트의 드레인은 상기 입출력 패드에 직접 전기적으로 연결되며, 상기 제어용 엔모스페트의 소스와 상기 방전용 엔모스페트의 소스 및 상기 P웰은 공통 접지된 것을 특징으로 한다.
따라서, 본 발명은 정전기 방전 소자의 방전 성능을 향상시킬 수 있는 효과가 있다.

公开(公告)号：KR1019980006230A

公开(公告)日：1998-03-30

申请号：KR1019960024423

申请日：1996-06-27

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/04

公开(公告)号：KR1019970053922A

公开(公告)日：1997-07-31

申请号：KR1019950046229

申请日：1995-12-02

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/10

Abstract: 본 발명은 웰 콘택과 가장 멀리 떨어진 드레인 영역과 입·출력 배선 영역사이에 저항을 형성하여 드레인의 주변에 전류가 밀집하여 보호 소자를 파괴하는 종래의 단점을 극복하므로써, 전류의 고른 분포를 가지도록 한 정전기 보호 소자에 관한 것으로서, 반도체 회로의 신뢰성을 향상시키는데 기여할 수 있다.

公开(公告)号：KR1019970024136A

公开(公告)日：1997-05-30

申请号：KR1019950033726

申请日：1995-10-02

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/04

Abstract: 본 발명은 질화막 패턴 폭과 산화층 두께로 전압에 따른 저항의 변화도 줄이고 동시에 작은 면적에서 큰 저항을 얻을 수 있는 반도체 확산저항을 제조하기 위한 방법에 관한 것으로 집적회로에서 사용하는 반도체 확산저항을 제조하는 방법에 있어서, P-(N-)실리콘 기판(1)에 산화막(2)을 형성시키고, 그 위에 질화막(3)을 퇴적시켜 이 질화막(3)을 패터닝하고 실리콘(1)을 식각하고 열산화시킨 후, 질화산(3)을 식각하고 N+(P+)이온(4)을 주입하여 확산시키고 산화층(2)을 퇴적시켜 콘택트공정에 의해 전극(5)를 형성하고 저항의 폭은 질화막(3)의 폭(W)과 산화층(2)의 두께(L)로 결정되는 것을 특징으로 하는 반도체 확산저항 제조방법.

公开(公告)号：KR1019970004056A

公开(公告)日：1997-01-29

申请号：KR1019950015888

申请日：1995-06-15

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L29/70

CPC classification number: H01L29/66272 ,  H01L29/1004 ,  H01L29/7322

Abstract: 본발명은초고속쌍극성트랜지스터및 그제조방법에관한것으로서, 더욱상게하게는, 다결정규소와절연물질로각각이루어진이중측벽이형성되어있는쌍극성트랜지스터및 그제조방법에관한것이다. N매몰층및 N 에피층을차례로형성되어있는 P반도체기판에절연물질및 P다결정규소를차례로적층하고패터닝하여, 활성영역을덮고다른인접영역은덮지않도록절연층및 다결정규소층을형성한다. 절연물질을적층하고절연층및 다결정규소층과함께식각하여활성영역에제1절연층, P베이스다결정규소층, 제2절연층을측면으로하는개구부를형성한다음, P다결정규소를적층하고식각하여상기베이스다결정규소층과접하며상기에피층을드러내는다결정규소측벽을형성한다. 상기다결정규소측벽사이로드러난상기에피층으로 P형의불순물을주입한다음, 절연물질을적층하고식각하여상기베이스다결정규소층및 다결정규소측벽을덮으며상기에피층을드러내는절연측벽을형성한다. 제2절연층을식각하여컬렉터접촉창을만든다음, N다결정규소를적층하고패터닝하여에미터다결정규소층및 컬렉터다결정규소층을형성한다. 마지막으로확산공정을통하여에미터다결정규소층, 다결정규소측벽으로부터불순물이에피층으로확산되도록하여에미터영역및 베이스영역을형성한다. 이와같이본 발명에서는베이스다결정규소층아래로는제1절연층을두고단지다결정규소측벽으로부터만불순물이에피층으로확산되도록하여길이가짧고접합정전용량이작은베이스영역을형성할수 있다.

Abstract translation: 本发明涉及一种高速双极晶体管和，因为它涉及一种方法，用于制备，并且在双侧壁各包括多晶硅的更桑葛对和形成在极性晶体管及其制造的方法中的绝缘材料。 形成反过来又将所述绝缘材料和多晶硅p为P堆叠在半导体衬底和所述图案化上，覆盖相邻于其它区域中的有源区域形成的绝缘层，和所述多晶硅层，以便不覆盖N埋层和N外延层。 第一绝缘层，P基极多晶硅层，通过形成在侧面上的开口的第二绝缘层，然后层压和由绝缘材料层压蚀刻p多晶硅并与所述绝缘层和在所述有源区中的多晶硅层进行蚀刻 为了形成接触基底多晶硅层并露出基底层的多晶硅侧壁。 通过注入P型与多晶硅侧壁之间暴露的皮层中的杂质，然后，层叠由绝缘材料;以及蚀刻覆盖底部的多晶硅层，和多晶硅侧壁形成绝缘侧壁以暴露皮质。 通过蚀刻所述层形成集电极接触窗口的第二绝缘，随后通过层压所述N个多晶硅以形成多晶硅层m和集电极多晶硅层以形成图案。 最后，以形成米区域和基极区域，使得从皮层到米的多晶硅层，通过扩散工艺在多晶硅侧壁此杂质扩散。 因此，本发明可以在第一绝缘层下roneun仅留下多晶硅侧壁，以确保只有该杂质扩散到从基极区域的皮质短结电容较小的长度基极多晶硅层来形成。