公开(公告)号：KR1019880006604A

公开(公告)日：1988-07-23

申请号：KR1019860009954

申请日：1986-11-25

Applicant: 삼성전자주식회사

Inventor： 진태훈 ,  나상주 ,  허찬 ,  송병준

IPC: G06F11/10

Abstract: 내용 없음

公开(公告)号：KR200113488Y1

公开(公告)日：1997-11-10

申请号：KR2019940022480

申请日：1994-09-01

Applicant: 삼성전자주식회사

Inventor： 허찬 ,  이재환

IPC: A45D20/10

公开(公告)号：KR100063546B1

公开(公告)日：1993-07-12

申请号：KR1019900008925

申请日：1990-06-18

Applicant: 삼성전자주식회사

Inventor： 허찬

IPC: H03K5/153

公开(公告)号：KR100051991B1

公开(公告)日：1992-06-05

申请号：KR1019890011388

申请日：1989-08-10

Applicant: 삼성전자주식회사

Inventor： 허찬

IPC: H01L27/06 ,  H01L27/04

公开(公告)号：KR100029943B1

公开(公告)日：1989-10-25

申请号：KR1019860009954

申请日：1986-11-25

Applicant: 삼성전자주식회사

Inventor： 진태훈 ,  나상주 ,  허찬 ,  송병준

IPC: G06F11/10

公开(公告)号：KR1019890002664B1

公开(公告)日：1989-07-22

申请号：KR1019860009954

申请日：1986-11-25

Applicant: 삼성전자주식회사

Inventor： 진태훈 ,  나상주 ,  허찬 ,  송병준

IPC: G06F11/10

Abstract: The circuit for reducing a number of trasistors used in the parity detector comprises 4 transistors (15,16,19,20) whose gates are input taps of the data, and two inverters (31a,32a) whose one input tap (21) floats logical "0" or "1" to operate XOR or XNOR mode so that an even or odd parity is detected.

Abstract translation: 用于减少奇偶校验检测器中使用的多个TrasFET的电路包括四个晶体管（15,16,19,20），其栅极是数据的输入抽头，以及两个反相器（31a，32a），其一个输入抽头（21）浮起 逻辑“0”或“1”来操作异或模式，以便检测到偶校验或奇校验。

公开(公告)号：KR2019880001971Y1

公开(公告)日：1988-06-03

申请号：KR2019830006283

申请日：1983-07-18

Applicant: 삼성전자주식회사

Inventor： 허찬

IPC: G05G1/02

Abstract: 내용 없음.