公开(公告)号：KR100328594B1

公开(公告)日：2002-03-14

申请号：KR1019990027974

申请日：1999-07-12

Applicant: 삼성전자주식회사

Inventor： 강태균 ,  이영대

IPC: H03K17/735

CPC classification number: G11C7/109 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1069 ,  G11C7/1078 ,  G11C2207/002

Abstract: 늦은라이트타입반도체메모리장치에서의바이패스동작에러방지및 사이클타임구간개선방법과그에따른멀티플렉서회로가개시되어있다. 데이터출력버퍼로바이패스되어질데이터를선택적으로출력하기위한멀티플렉서회로는, 바이패스제어신호의제1상태에응답하여상기데이터를전송하는제1스위치와; 상기제1스위치를통해출력되는데이터를래치하는래치부와; 상기바이패스제어신호의제2상태에응답하여상기래치부로부터출력되는데이터를전송하는제2스위치를; 포함하는단위멀티플렉싱부를적어도하나이상구비함에의해데이터출력에러가방지되어고속동작에적합한바이패스동작이수행된다.

公开(公告)号：KR1020020002787A

公开(公告)日：2002-01-10

申请号：KR1020000037084

申请日：2000-06-30

Applicant: 삼성전자주식회사

Inventor： 원종성 ,  강태균

IPC: H01L21/306

Abstract: PURPOSE: A dry etching apparatus for chemically and physically removing layers to be etched by using a plasma state of reactant gas is provided to prevent failures and drawbacks caused by a slit port liner and an EPD port liner projected from a chamber wall. CONSTITUTION: The dry etching apparatus(10) has the chamber wall(13) forming a chamber(11) used for wafer fabrication. And, the apparatus(10) has the slit port liner(33), the EPD port liner(37) and a chamber wall liner(41), all joined to the chamber wall(13). Particularly, the slit port liner(33) and the EPD port liner(37) are inserted in respective corresponding grooves(32,36) formed in the chamber wall(13), and the chamber wall liner(41) is directly attached to an inner surface of the chamber wall(13) without a gap therebetween.

Abstract translation: 目的：提供一种用于通过使用反应气体的等离子体状态化学和物理去除待蚀刻层的干式蚀刻装置，以防止由腔室壁突出的狭缝端口衬垫和EPD端口衬垫引起的故障和缺点。 构成：干蚀刻装置（10）具有形成用于晶片制造的室（11）的室壁（13）。 并且，该装置（10）具有狭缝端口衬套（33），EPD端口衬套（37）和室壁衬套（41），它们全部连接到室壁（13）。 特别地，狭缝端口衬垫（33）和EPD端口衬套（37）插入形成在室壁（13）中的相应的相应的凹槽（32,36）中，并且室壁衬套（41）直接附接到 室壁（13）的内表面之间没有间隙。

公开(公告)号：KR100308196B1

公开(公告)日：2001-11-30

申请号：KR1019980031423

申请日：1998-08-01

Applicant: 삼성전자주식회사

Inventor： 강태균

IPC: G11C29/00

Abstract: 여기에 개시된 반도체 메모리 장치의 리던던시 회로는 리던던시 디코더 회로와 리던던시 디코더 활성화 회로(200)로 구성된다. 리던던시 디코더 회로는 임의의 결함 셀 대신에 대응하는 리던던트 셀이 대체되는 경우에 입력된 어드레스 신호들에 응답하여 리던던트 워드 라인 또는 리던던트 비트 라인을 선택한다. 리던던시 디코더 활성화 회로는 칩 인에이블 또는 선택 신호의 활성화에 응답하여 실질적인 동작 모드(독출, 기입 동작 등) 동안에만 또는 동작 모드가 종료될 때까지만 외부로부터 입력되는 클럭 신호에 동기되어서 활성화되는 리던던시 제어신호(DESEL)를 발생하며, 이 리던던시 제어신호의 비활성화에 의해 리던던시 디코더 회로로의 전류 공급 통로가 차단된다. 이로써 스탠 바이 모드시 리던던시 회로 내의 전류 공급 통로를 차단하여 전력의 손실을 줄일 수 있다.

公开(公告)号：KR1020010009561A

公开(公告)日：2001-02-05

申请号：KR1019990027974

申请日：1999-07-12

Applicant: 삼성전자주식회사

Inventor： 강태균 ,  이영대

IPC: H03K17/735

CPC classification number: G11C7/109 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1069 ,  G11C7/1078 ,  G11C2207/002

Abstract: PURPOSE: A multiplexer circuit is provided to prevent data transition within one cycle upon bypassing and increase the data processing speed, thereby stabilizing the output operation of a semiconductor memory device at a high speed and improving a memory performance. CONSTITUTION: A multiplexer circuit(52A) outputs data selectively to be bypassed into a data output buffer. The multiplexer circuit includes at least one unit multiplexing part. In the unit multiplexing part, the first switch transmits the data responding to the first state of a bypass control signal. A latch section(L1) latches data output through the first switch. The second switch transmits the data output to the latch section responding to the second state of the bypass control signal. The first switch is a CMOS transmission gate. The second switch is a clocked CMOS invertor. The latch section consists of cross-coupled invertors.

Abstract translation: 目的：提供多路复用器电路，以防止旁路中的一个周期内的数据转换，并提高数据处理速度，从而以高速稳定半导体存储器件的输出操作并提高存储器性能。 构成：多路复用器电路（52A）有选择地将数据输出到数据输出缓冲器中。 复用器电路包括至少一个单元复用部分。 在单元复用部分中，第一开关发送响应于旁路控制信号的第一状态的数据。 锁存部分（L1）锁存通过第一开关输出的数据。 第二开关根据旁路控制信号的第二状态将数据输出发送到锁存部分。 第一个开关是CMOS传输门。 第二个开关是时钟CMOS反相器。 闩锁部分由交叉耦合的反相器组成。

公开(公告)号：KR1020000007228A

公开(公告)日：2000-02-07

申请号：KR1019980026439

申请日：1998-07-01

Applicant: 삼성전자주식회사

Inventor： 강태균 ,  김경래

IPC: G11C5/14

CPC classification number: G11C5/145 ,  G05F1/465 ,  G11C5/147

Abstract: PURPOSE: An internal voltage converting circuit is provided to prevent a physical damage of elements in a memory device by suppressing an increment of an internal voltage at a standby mode. CONSTITUTION: The internal voltage converting circuit comprises a first internal voltage generator(100), a second internal voltage generator(200), and a control transistor(MP7). The first internal voltage generator(100) has a first comparator(101) and a first driving transistor(MN3) and generates an internal voltage at standby and active modes. The second internal voltage generator(200) has a second comparator(201) and a second driving transistor(MN6) and generates an internal voltage at the active mode. The control transistor(MP7) generates an output voltage signal for turning off the second driving transistor so that the internal voltage is outputted from the first internal voltage generator(100) at the standby mode.

Abstract translation: 目的：提供内部电压转换电路，通过抑制待机模式下内部电压的增加来防止存储器件中元件的物理损坏。 构成：内部电压转换电路包括第一内部电压发生器（100），第二内部电压发生器（200）和控制晶体管（MP7）。 第一内部电压发生器（100）具有第一比较器（101）和第一驱动晶体管（MN3），并且在待机和工作模式下产生内部电压。 第二内部电压发生器（200）具有第二比较器（201）和第二驱动晶体管（MN6），并且在活动模式下产生内部电压。 控制晶体管（MP7）产生用于关闭第二驱动晶体管的输出电压信号，使得在待机模式下从第一内部电压发生器（100）输出内部电压。

公开(公告)号：KR1019990070952A

公开(公告)日：1999-09-15

申请号：KR1019980006129

申请日：1998-02-26

Applicant: 삼성전자주식회사

Inventor： 강태균

IPC: H01L21/205

Abstract: 본 발명의 박막 형성 장치는 웨이퍼가 로딩되는 카세트를 포함하는 스토리지 엘리베이터(storage elevator)와, 상기 스토리지 엘리베이터의 상부에 질소 퍼지를 위한 질소 퍼지 라인과, 상기 질소 퍼지 라인에 연결되어 스토리지 엘리베이터 내부에 위치하는 확산기(diffuser)와, 상기 스토리지 엘리베이터 하단에 위치하는 펌핑 포트(pumping port)와, 상기 스토리지 엘리베이터의 웨이퍼가 이동하여 대기하는 로드락 챔버(loadlock chamber)와, 상기 로드락 챔버에 펌핑 라인을 통하여 연결되고 상기 펌핑 포트에 연결되어 펌핑하는 건식 펌프(dry pump)와, 상기 로드락 챔버와 연결되어 있고 로드락 챔버의 웨이퍼를 받아 웨이퍼 상에 막을 형성하는 공정 챔버로 구성된다. 이로써, 본 발명의 박막 형성 장치는 질소의 흐름이 스토리지 엘리베이터 위에서 아래로 자연스럽게 이동되며, 질소 퍼지 라인에 확산기를 설치하여 와류로 인한 파티클의 발생을 방지할 수 있다.

公开(公告)号：KR1019990010198A

公开(公告)日：1999-02-05

申请号：KR1019970032896

申请日：1997-07-15

Applicant: 삼성전자주식회사

Inventor： 김동윤 ,  강태균 ,  한석현

IPC: H01L21/306

Abstract: 본 발명은 웨이퍼 지지대 상에 놓여진 웨이퍼를 고정시키기 위한 섀도우 클램프에 관한 것으로, 웨이퍼의 가장자리 상부에 위치하도록 링 형태를 갖는 몸체와, 상기 몸체의 내측부 아래에 웨이퍼 가장자리의 소정영역과 접촉되도록 돌출된 복수 개의 웨이퍼 접촉부를 구비한다.