公开(公告)号：KR1020110088992A

公开(公告)日：2011-08-04

申请号：KR1020100008768

申请日：2010-01-29

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10802 ,  H01L29/7841 ,  H01L29/792

Abstract: PURPOSE: A wafer for a semiconductor device is provided to simplify manufacturing process of a one transistor DRAM cell device having a nonvolatile memory function and to improve performance of the DRAM cell device. CONSTITUTION: A first insulating layer(2) is formed on the upper part of a substrate(1). A charge storage layer(3) is formed on the first insulating layer. The charge storage layer is formed into among insulation materials, a semiconductor, and metal materials. A second insulating layer(4) is formed on the charge storage layer. A semiconductor layer(5) is formed on the second insulating layer. The semiconductor layer is formed into a single semiconductor layer or a plurality of semiconductor layers over 2.

Abstract translation: 目的：提供用于半导体器件的晶片，以简化具有非易失性存储功能的单晶体管DRAM单元器件的制造工艺，并提高DRAM单元器件的性能。 构成：在基板（1）的上部形成第一绝缘层（2）。 电荷存储层（3）形成在第一绝缘层上。 电荷存储层形成为绝缘材料，半导体和金属材料。 在电荷存储层上形成第二绝缘层（4）。 半导体层（5）形成在第二绝缘层上。 半导体层形成为单层半导体层或2层以上的多个半导体层。

公开(公告)号：KR101002297B1

公开(公告)日：2010-12-20

申请号：KR1020080125613

申请日：2008-12-11

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 적층형 비휘발성 메모리 셀 소자, 비휘발성 메모리 셀 소자 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 스트링 스택, 비휘발성 메모리 셀 스트링 스택 어레이에 관한 것이다. 셀 스트링은 다수 개의 적층형 비휘발성 메모리 셀 소자 및 상기 셀 소자의 끝단에 연결되는 스위칭 소자를 구비한다. 셀 소자 스택은 반도체 기판위에 상기 적층형 비휘발성 메모리 셀 소자들을 적층하여 구현된다. 상기 셀 스트링 스택은 상기 셀 스트링을 적층하여 구현되며, 상기 셀 스트링 스택을 배열하여 셀 스트링 스택 어레이를 구현한다. 상기 셀 소자 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 형성된 제1 절연막; 상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 상기 게이트 스택의 측면에 형성된 제2 반도체 영역;을 구비한다. 상기 제1 절연막과 제2 반도체 영역은 상기 게이트 스택의 측면에 교대로 층으로 형성된다. 본 발명에 의하여 제조비용을 줄이면서 NAND 비휘발성 메모리의 용량증가와 셀 소자의 성능을 크게 개선할 수 있다.
NAND, 비휘발성, 적층형, 메모리, 고집적, 고용량, 스트링, 스택

公开(公告)号：KR1020100067168A

公开(公告)日：2010-06-21

申请号：KR1020080125613

申请日：2008-12-11

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/0688 ,  H01L21/28141 ,  H01L21/28273 ,  H01L27/2463 ,  H01L29/513

Abstract: PURPOSE: A stacked nonvolatile memory cell device, a nonvolatile memory cell stack, a nonvolatile memory cell string, a nonvolatile memory cell array using the same, and a method for manufacturing the same is provided to improve a sell spreading property by comprising a body in which a channel is formed into a single crystal semiconductor. CONSTITUTION: A control electrode(8) is formed on the surface of a semiconductor substrate(1) into a vertical pillar type. An insulating film is formed between the control electrode and the semiconductor substrate. A gate stack(14) is formed on the lateral side of the control electrode. A first insulating film(9) is formed on the lateral side of the gate stack. A first semiconductor region(10) is formed on the lateral side of the first insulating film. A second semiconductor region(11) is formed on the lateral side of the gate stack.

Abstract translation: 目的：提供堆叠的非易失性存储单元装置，非易失性存储单元堆栈，非易失性存储单元串，使用其的非易失性存储单元阵列及其制造方法，以通过将主体 其中通道形成为单晶半导体。 构成：在半导体衬底（1）的表面上形成垂直柱状的控制电极（8）。 在控制电极和半导体衬底之间形成绝缘膜。 栅极堆叠（14）形成在控制电极的侧面上。 第一绝缘膜（9）形成在栅叠层的侧面上。 第一半导体区域（10）形成在第一绝缘膜的侧面上。 第二半导体区域（11）形成在栅极叠层的侧面上。

公开(公告)号：KR1020100040141A

公开(公告)日：2010-04-19

申请号：KR1020080099231

申请日：2008-10-09

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/1021 ,  H01L27/0688 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11551 ,  H01L27/11556 ,  G11C16/10 ,  H01L21/28273 ,  H01L21/823493

Abstract: PURPOSE: A high density flash memory cell stack, a cell stack string and a method for manufacturing the same are provided to improve the integrity by forming a stacked diode type cell device. CONSTITUTION: A vertical pillar type control electrode(6) is formed on the surface of a semiconductor substrate(7). An insulation layer is formed between the control electrode and the semiconductor substrate. A gate stack is formed on the lateral side of the control electrode. Second doped semiconductor regions(1) are stacked on the lateral side of the gate stack. A first doped semiconductor region(2) is formed on the part of the lateral side of the insulation layer and the second doped semiconductor regions.

Abstract translation: 目的：提供高密度闪存单元堆叠，单元堆叠串及其制造方法，以通过形成堆叠二极管型单元装置来提高完整性。 构成：在半导体衬底（7）的表面上形成垂直柱状控制电极（6）。 在控制电极和半导体衬底之间形成绝缘层。 栅极堆叠形成在控制电极的侧面上。 第二掺杂半导体区域（1）堆叠在栅叠层的侧面上。 第一掺杂半导体区域（2）形成在绝缘层和第二掺杂半导体区域的侧面的一部分上。

公开(公告)号：KR102150933B1

公开(公告)日：2020-09-02

申请号：KR1020190039659

申请日：2019-04-04

Applicant: 서울대학교산학협력단

Inventor： 강병철 ,  이종호

IPC: C12Q1/6895

公开(公告)号：KR102058579B1

公开(公告)日：2019-12-24

申请号：KR1020170068262

申请日：2017-06-01

Applicant: 서울대학교산학협력단

Inventor： 이종호 ,  우성윤

IPC: G06N3/063 ,  G06N3/04

公开(公告)号：KR101967609B1

公开(公告)日：2019-04-10

申请号：KR1020170139956

申请日：2017-10-26

Applicant: 서울대학교산학협력단

Inventor： 강병철 ,  이종호

IPC: C12Q1/68

公开(公告)号：KR101853821B1

公开(公告)日：2018-05-02

申请号：KR1020160130830

申请日：2016-10-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 최상천 ,  이종호 ,  김지훈 ,  남윤호

IPC: A61B5/055 ,  A61B5/00 ,  G01R33/34 ,  G01R33/36

Abstract: 하나의 TR(repetition time) 동안적어도하나의 RF 신호를대상체로조사하고, 대상체로부터방출되는에코신호들(echo signals)을수신하는스캐너; 및하나이상의제어신호를스캐너에전송함으로써, 스캐너를제어하는제어부;를포함하며, 제어부는, 하나의 TR 동안 RF 여기펄스(RF excitation pulse) 및리포커싱펄스(refocusing pulse)를대상체로조사하도록스캐너를제어하고, TE(echo time) 이전에 k-공간의제1 라인(line)에대응되는제1 에코신호를수신하며, TE 이후에 k-공간의제2 라인에대응되는제2 에코신호를수신하도록스캐너를제어하며, k-공간에기초하여자기공명영상을복원하는, 자기공명영상장치를개시한다.

公开(公告)号：KR101771513B1

公开(公告)日：2017-08-28

申请号：KR1020160074355

申请日：2016-06-15

Applicant: 서울대학교산학협력단

Inventor： 이종호 ,  이진구

IPC: A61B5/055 ,  G06T11/00

CPC classification number: A61B5/055 ,  G06T11/006 ,  G06T11/008 ,  G06T2207/10088 ,  G06T2207/30004

Abstract: [백질의 susceptibility에관한값, 백질의속성값]들로이루어지는데이터세트에가장잘 피트되는추정식을이용하여후처리된백질의 susceptibility 맵을생성하는영상처리방법을공개한다. 상기추정식은상기백질의속성값에따라결정되는보정항(term)을포함한다. 상기방법은, (1) 상기보정항의값을, 측정공간에존재하는복셀(a voxel)에대응하는백질의속성값을이용하여결정하는단계, 및 (2) 상기복셀(the voxel)에대응하는백질의 susceptibility에관한값으로부터상기결정된보정항의값을차감함으로써후처리된백질의 susceptibility에관한값을산출하는단계를포함하는포스트프로세싱을이용한다.

Abstract translation: 并且使用最适合于由[白质磁化率值，白质特性值]组成的数据集的估计方程，对后处理白质的磁化率图进行处理。 估计方程包括根据白质的属性值确定的校正项。 该方法包括以下步骤：（1）对应于步骤，和（2）确定的体素（体素），使用的蛋白质的对应于体素（体素）连接到所述校正项的值的属性的值中，存在于测量空间 并且通过从白质易感性的值中减去所确定的校正项的值来计算后处理白质的易感性的值。

公开(公告)号：KR1020170080370A

公开(公告)日：2017-07-10

申请号：KR1020150191883

申请日：2015-12-31

Applicant: 에스케이하이닉스 주식회사 ,  서울대학교산학협력단

Inventor： 이종호 ,  최낙용

IPC: H01L27/115 ,  G11C16/04 ,  G11C16/06 ,  G11C16/26

CPC classification number: G11C16/3431 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/16 ,  G11C16/24 ,  G11C16/26 ,  G11C16/3413 ,  H01L27/11556 ,  H01L27/11582 ,  H01L28/00 ,  H01L29/47

Abstract: 본발명은데이터저장장치및 이의구동방법에관한것이다. 본발명의일 실시예에따르면, 제 1 도전형영역, 상기제 1 도전형영역과이격되고상기제 1 도전형영역과반대의도전형을갖는제 2 도전형영역, 및상기제 1 도전형영역과상기제 2 도전형영역사이의반도체영역을가지며, 상기반도체영역은상기제 2 도전형영역에접하는인접영역을포함하는반도체구조체; 상기반도체영역의상기인접영역상에절연막을사이에두고형성된게이트전극을포함하는모드선택트랜지스터; 상기반도체영역상에정보저장막을사이에두고형성된제어게이트전극을각각포함하는복수의메모리셀 트랜지스터들; 상기제 1 도전형영역에전기적으로결합되는제 1 배선; 및상기제 2 도전형영역과상기인접부분에접하는양극성콘택을갖는제 2 배선을포함하는데이터저장장치가제공될수 있다.

Abstract translation: 数据存储装置及其驱动方法本发明涉 根据本发明，第一导电型区域的一个实施方案中，所述具有第一导电型区域与相对的典型框图第一导电类型区和间隔开的第二导电区域，并且第一导电型区域 一种半导体结构，具有在超晶格2导电类型区域和包括与第二导电类型区域接触的相邻区域的半导体区域之间的半导体区域; 一种模式选择晶体管，包括：栅电极，隔着绝缘膜形成在半导体区域的相邻区域上; 多个存储单元晶体管，每个存储单元晶体管包括在半导体区上形成的控制栅电极，其间具有信息存储膜; 电耦合到第一导电类型区域的第一布线; 并且具有与第二导电类型区域和相邻部分接触的双极触点的第二布线。