公开(公告)号：KR101259551B1

公开(公告)日：2013-04-30

申请号：KR1020110055497

申请日：2011-06-09

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  오진호 ,  김종기 ,  나희도

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 및 그 제조방법에 관한 것으로, 반도체 기판 상에 제 1 터널 절연막을 형성하는 단계; 상기 제 1 터널 절연막 상에 제 2 터널 절연막을 형성하는 단계; 상기 제 2 터널 절연막에 열공정을 통한 제 1 질화처리하는 단계; 상기 제 1 질화처리한 상기 제 2 터널 절연막에 열공정을 통한 제 2 질화처리하는 단계; 상기 제 2 터널 절연막 상에 전하 축적층을 형성하는 단계; 상기 전하 축적층 상에 블로킹 절연막을 형성하는 단계; 및 상기 블로킹 절연막 상에 게이트 전극층을 형성하는 단계;를 수행하는 것을 특징으로 한다.

公开(公告)号：KR1020120103040A

公开(公告)日：2012-09-19

申请号：KR1020110021034

申请日：2011-03-09

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  김종기 ,  이두성

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/04 ,  G11C13/0004 ,  H01L27/0688 ,  H01L45/146

Abstract: PURPOSE: A non-volatility resistance switching memory device and a manufacturing method thereof are provided to reduce manufacturing costs and manufacturing time by alternately laminating an insulating layer and a multilayer electrode when forming a bottom electrode. CONSTITUTION: A first insulating layer is formed on a semiconductor substrate(S10). The first insulating layer uses one either a silicon oxide film or a silicon nitride film. A first electrode and a second insulating layer are alternately evaporated on the first insulating layer more than one layer(S20). A metal oxide layer is formed on the second insulating layer(S30). A second electrode is formed on the metal oxide layer(S40). The thickness of the metal oxide layer is 2 to 100nm. [Reference numerals] (S10) A first insulating layer is formed on a semiconductor substrate; (S20) A first electrode and a second insulating layer are alternately evaporated on the first insulating layer more than one layer; (S30) A metal oxide layer is formed on the second insulating layer; (S40) A second electrode is formed on the metal oxide layer

Abstract translation: 目的：提供一种非挥发性电阻切换存储装置及其制造方法，以在形成底部电极时通过交替层叠绝缘层和多层电极来降低制造成本和制造时间。 构成：在半导体衬底上形成第一绝缘层（S10）。 第一绝缘层使用氧化硅膜或氮化硅膜之一。 在第一绝缘层上交替蒸发第一电极和第二绝缘层多于一层（S20）。 在第二绝缘层上形成金属氧化物层（S30）。 在金属氧化物层上形成第二电极（S40）。 金属氧化物层的厚度为2〜100nm。 （S10）在半导体基板上形成第一绝缘层， （S20）在第一绝缘层上交替蒸发第一电极和第二绝缘层多于一层; （S30）在第二绝缘层上形成金属氧化物层; （S40）在金属氧化物层上形成第二电极

公开(公告)号：KR101166227B1

公开(公告)日：2012-08-03

申请号：KR1020110033544

申请日：2011-04-12

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  김종기

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/04 ,  H01L21/0223 ,  H01L21/31051 ,  H01L45/146

Abstract: PURPOSE: A nonvolatile resistive-switching random access memory device and a manufacturing method thereof are provided to perform a resistance switching operation without forming process by controlling thermal treatment temperature of a metal oxide layer. CONSTITUTION: A bottom electrode(20) is formed on a semiconductor substrate(10). A metal oxide layer(30) is formed on the bottom electrode. The metal oxide layer is thermally processed. An upper electrode(40) is formed on the metal oxide layer. A third dielectric layer is formed on the upper electrode.

Abstract translation: 目的：提供一种非易失性电阻切换随机存取存储器件及其制造方法，以通过控制金属氧化物层的热处理温度来进行电阻切换操作而不进行成形处理。 构成：在半导体衬底（10）上形成底电极（20）。 在底部电极上形成金属氧化物层（30）。 对金属氧化物层进行热处理。 在金属氧化物层上形成上电极（40）。 在上电极上形成第三电介质层。

公开(公告)号：KR101134282B1

公开(公告)日：2012-04-13

申请号：KR1020090109600

申请日：2009-11-13

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  이성훈 ,  김종기

IPC: H01L21/8247 ,  H01L27/115

Abstract: PURPOSE: A method for manufacturing a nonvolatile resistance switching memory is provided to overcome the limit of via filling of a bottom-up method by forming a metal oxide layer with a resistance switching property in a contact hole with an electrochemical method. CONSTITUTION: A bottom electrode is deposited on a substrate. A first insulation layer for electrode separation is deposited on the bottom electrode. The bottom electrode is exposed by patterning a plurality of contact holes on the first insulation layer. A metal oxide layer is laminated in the contact hole. A top electrode is formed on the metal oxide layer.

公开(公告)号：KR101094658B1

公开(公告)日：2011-12-20

申请号：KR1020100035638

申请日：2010-04-19

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  김종기 ,  이규민

IPC: H01L21/8247

Abstract: 본 발명에 따라서 비휘발성 저항 스위칭 메모리의 제조 방법이 제공되는데, 상기 방법은 (a) 기판을 제공하는 단계와; (b) 상기 기판 상에 하부 전극을 증착하는 단계와; (c) 상기 하부 전극 상에 전극 분리를 위한 제1 절연막을 증착하는 단계와; (d) 상기 하부 전극 및 제1 절연막 두께 전체에 걸쳐 원하는 패턴을 얻기 위한 패터닝 과정을 수행하는 단계와; (e) 상기 패턴화된 부분에 제2 절연막을 증착하는 단계와; (f) 상기 제1 절연막에 복수의 컨택트 홀을 패터닝하여, 상기 하부 전극을 노출시키는 단계와; (g) 상기 제1 절연막, 컨택트 홀 및 제2 절연막 전체에 걸쳐 저항 스위칭 특성을 갖는 금속 산화막을 증착하는 단계와; (h) 상기 증착된 금속 산화막에 대해 열처리를 수행하는 단계와; (i) 상기 금속 산화막을 연마하여 금속 산화막을 분리함으로써, 상기 컨택트 홀에만 금속 산화막을 남겨 두는 단계와; (j) 상기 금속 산화막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

公开(公告)号：KR101085881B1

公开(公告)日：2011-11-22

申请号：KR1020090077484

申请日：2009-08-21

Applicant: 연세대학교 산학협력단

Inventor： 고대홍 ,  손현철 ,  조만호 ,  김상연 ,  유정호

IPC: H01L21/336 ,  H01L21/265

Abstract: 본 발명에 따라서 홀 이동도를 향상시킨 트랜지스터 제조 방법이 제공되는데, 상기 방법은 (a) 실리콘 기판을 제공하는 단계와; (b) 상기 실리콘 기판 상에 게이트 패턴을 형성하는 단계와; (c) 상기 게이트 패턴 및 실리콘 기판 표면 전체에 걸쳐 보호막을 형성하는 단계와; (d) 상기 기판 상의 보호막 중 소오스-드레인 부분의 보호막을 제거하는 단계와; (e) 상기 보호막이 제거된 소오드-드레인 부분을 식각하여 소오스-드레인 영역을 형성하는 단계와; (f) 상기 소오스-드레인 영역에 제1 실리콘-4족 원소 고용체 층을 에피택시얼하게 증착함과 아울러 소오스-드레인을 형성하는 단계와; (g) 산화 공정을 이용하여 상기 제1 실리콘-4족 원소 고용체 층 표면에 산화막을 형성하여, 상기 제1 실리콘-4족 원소 고용체 층의 4족 원소가 상기 산화막 쪽으로부터 아래로 밀려나도록 하여, 상기 제1 실리콘-4족 원소 고용체 층의 4족 원소 농도보다 높은 농도의 4족 원소를 갖는 제2 실리콘-4족 원소 고용체 층을 상기 산화막과 상기 제1 실리콘-4족 원소 고용체 층 사이에 형성하여, 상기 제2 실리콘-4족 원소 고용체 층 사이에 얕은 변형 채널을 형성하는 단계와; (h) 상기 산화막을 제거하고, 상기 기판 상의 보호막을 건식 식각함과 동시에 상기 게이트 패턴 상부의 보호막을 식각하면서 게이트 패턴 양 옆으로 스페이서를 형성함과 아울러, 상기 기판의 표면위로 상기 제2 실리콘-4족 원소 고용체 층이 돌출되도록 하는 단계를 포함하는 것을 특징으로 한다.

公开(公告)号：KR1020110064300A

公开(公告)日：2011-06-15

申请号：KR1020090120820

申请日：2009-12-07

Applicant: 삼성전자주식회사 ,  연세대학교 산학협력단

Inventor： 김명종 ,  여인석 ,  손현철 ,  고대홍 ,  조만호 ,  김상연

IPC: B82B3/00

CPC classification number: H01L21/0237 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02532 ,  H01L21/02603 ,  H01L21/0262 ,  H01L21/02653 ,  H01L29/0665 ,  H01L29/0676 ,  H01L29/66825 ,  H01L29/7881

Abstract: PURPOSE: A manufacturing method of a semiconductor device including nanodots with the uniform size, and the semiconductor device are provided to obtain the semiconductor device with a nanostructure having specific patterns without a separate etching process. CONSTITUTION: A manufacturing method of a semiconductor device comprises the following steps: forming a first nanowire(S11); oxidizing the first nanowire for obtaining a first nanostructure including a first insulator and a second nanowire(S12); and oxidizing the second nanowire for obtaining a second nanostructure including a second insulator and the nanodots(S13). The nanodots include a first nanodot embedded in the insulators, a second nanodot located on one side of the first nanodot, and a third nanodot located on the other side of the first nanodot.

Abstract translation: 目的：提供包括具有均匀尺寸的纳米点的半导体器件的制造方法和半导体器件，以获得具有具有特定图案的纳米结构的半导体器件，而无需单独的蚀刻工艺。 构成：半导体器件的制造方法包括以下步骤：形成第一纳米线（S11）; 氧化所述第一纳米线以获得包括第一绝缘体和第二纳米线的第一纳米结构（S12）; 以及氧化所述第二纳米线以获得包括第二绝缘体和所述纳米点的第二纳米结构（S13）。 纳米点包括嵌入在绝缘体中的第一纳米点，位于第一纳米点一侧的第二纳米点和位于第一纳米点另一侧的第三个纳米点。

公开(公告)号：KR101028491B1

公开(公告)日：2011-04-11

申请号：KR1020080120359

申请日：2008-12-01

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  김종기

IPC: H01L21/20 ,  B82B3/00 ,  B82Y40/00

Abstract: 본 발명은 에피텍시얼 금속 실리사이드를 이용한 나노선 성장방법에 관한 것으로, 반도체 기판상에 제 1 금속 박막을 형성하는 단계; 상기 제 1 금속 박막 상에 열처리하여 상기 제 1 금속 박막을 제 1 금속 실리사이드로 변태시키는 단계; 상기 제 1 금속 실리사이드 상에 제 2 금속 박막을 형성하는 단계; 상기 제 2 금속 박막을 촉매로 VLS(Vapor Liquid Solid) 성장법에 이용하여 상기 금속 실리사이드 상에 제 2 금속-나노선 소스 성분으로 된 용적방울(droplet)을 형성하는 단계; 상기 용적방울이 형성된 부분에 반도체 기판에 수직이 되도록 반도체 나노선을 성장시키는 단계; 및 상기 제 1 금속 실리사이드가 하부에 노출되도록 절단하는 단계;를 포함하는 것을 특징으로 한다.
금속 디실리사이드, 나노선

公开(公告)号：KR1020100072786A

公开(公告)日：2010-07-01

申请号：KR1020080131296

申请日：2008-12-22

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  김용탑

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/66825 ,  H01L21/0226 ,  H01L21/28202 ,  H01L21/67063 ,  H01L27/11521 ,  H01L29/42324 ,  H01L29/788

Abstract: PURPOSE: A manufacturing method of a flash memory device is provided to calculate retention property with reducing equivalent oxide thickness by forming a turner insulating layer of the dual-layer structure. CONSTITUTION: A turner insulating layer(102) of a dual structure consisting of a first insulating layer(102a) and a first dielectric layer(102b) is formed on semiconductor substrate(100). A second insulating layer, a blocking layer(106) and a second conductive layer(108) are formed on the turner insulating layer. The conductive layer, the blocking layer, the second insulating layer and the turner insulating layer are etched and forms a gate(112). The dielectric layer is formed into the Hafnium-Silicon-Oxynitried. The first insulating layer is formed by the thickness of 10Å to 40Å by using SiO2.

Abstract translation: 目的：提供一种闪存器件的制造方法，通过形成双层结构的转子绝缘层来计算具有降低当量氧化物厚度的保留性能。 构成：在半导体衬底（100）上形成由第一绝缘层（102a）和第一介电层（102b）组成的双重结构的转子绝缘层（102）。 第二绝缘层，阻挡层（106）和第二导电层（108）形成在转子绝缘层上。 蚀刻导电层，阻挡层，第二绝缘层和转栅绝缘层，形成栅极（112）。 介电层形成为铪 - 硅 - 氧饱和的。 第一绝缘层通过使用SiO 2由厚度为10埃至40埃形成。

公开(公告)号：KR100923237B1

公开(公告)日：2009-10-27

申请号：KR1020070076321

申请日：2007-07-30

Applicant: 연세대학교 산학협력단

Inventor： 고대홍 ,  김상연 ,  민병기 ,  손현철 ,  조만호

IPC: H01L21/20

Abstract: 본 발명에 따라서, 실리콘 기판 상에 게르마늄 메사 구조를 형성하는 방법이 제공된다. 상기 방법은 (a) 실리콘 기판을 제공하는 단계와; (b) 상기 기판 상에 실리콘-게르마늄 박막을 에피택시얼하게 성장시키는 단계와; (c) 상기 실리콘-게르마늄 박막을 메사 구조로 패턴화하는 단계와; (d) 상기 기판을 산화 분위기 하에 두어, 상기 실리콘-게르마늄 메사 구조를 비롯한 기판 전체에 걸쳐 실리콘 산화물층을 형성하는 단계와; (e) 상기 (d) 단계에서 형성된 실리콘 산화층을 제거하는 단계를 포함한다. 본 발명에 따르면, 갈륨-비소층과의 면간 격자 거리 차이가 작은 게르마늄 메사 구조를 중간층으로서 이용하면, 실리콘 기판 위에 갈륨-비소층 등을 증착할 수 있어, 이를 3-5족 화합물 반도체, 태양 전지 등의 반도체 소자에 응용할 수가 있다.