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公开(公告)号：KR1020130034884A
公开(公告)日：2013-04-08
申请号：KR1020110099029
申请日：2011-09-29
Applicant: 전자부품연구원
Abstract: PURPOSE: An electronic chip of a TCM(Tightly Coupled Memory) structure is provided to execute an optimal performance for various applications by changing the area size of the TCM based on a dual-port TCM. CONSTITUTION: A memory(151) includes a first area and a second area and connects to a processor(121) without passing through a system bus. A first address converter(121-1) converts an address outputted from the processor into a first address which accesses the first area. A second address converter(121-2) converts the address outputted from the processor into a second address which accesses the second area. The memory includes a second port(151-2) which accesses the second area through the second address and a first port(151-1) which accesses the first area through the first address. The size of the first and second areas is determined according to an application executed by the processor. [Reference numerals] (121) Harvard CPU core; (121-1) Address converter-1; (121-2) Address converter-2; (151-1) Port-1; (151-2) Port-2; (AA) TCM size configuration according to application; (BB) I-area Size Configuration; (CC) D-area Size Configuration;
Abstract translation: 目的：提供TCM（紧密耦合存储器）结构的电子芯片，通过改变基于双端口TCM的TCM的面积大小，为各种应用程序执行最佳性能。 构成：存储器（151）包括第一区域和第二区域，并且连接到处理器（121）而不通过系统总线。 第一地址转换器（121-1）将从处理器输出的地址转换为访问第一区域的第一地址。 第二地址转换器（121-2）将从处理器输出的地址转换为访问第二区域的第二地址。 存储器包括通过第二地址访问第二区域的第二端口（151-2）和通过第一地址访问第一区域的第一端口（151-1）。 根据由处理器执行的应用来确定第一和第二区域的大小。 [参考数字]（121）哈佛CPU核心; （121-1）地址转换器-1; （121-2）地址转换器-2; （151-1）Port-1; （151-2）Port-2; （AA）TCM尺寸配置根据应用; （BB）I面积尺寸配置; （CC）D面积尺寸配置;
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公开(公告)号：KR1020110051000A
公开(公告)日：2011-05-17
申请号：KR1020090107639
申请日：2009-11-09
Applicant: 전자부품연구원
IPC: H04L27/32
CPC classification number: H04J13/10
Abstract: PURPOSE: A similar orthogonal signal generating device is provided to simplify a total configuration by forming a similar orthogonal signal generating unit by using a combination circuit instead of ROM which is a memory circuit. CONSTITUTION: A serial parallel(10) converts a transmission(information) data inputted as a serial per one bit into nine bit. A four bit counter(200) performs count operation by repeating a bit length of a similar orthogonal signal which is from 0 to 15. A combination circuit unit(100) successively generates a similar orthogonal signal of a sixteen bit length by suing a four bit counter value of a four bit counter and a parallel data of a nine bit outputted from the serial parallel converting device. The combination circuit unit includes a first to fifth combination circuit(110~150).
Abstract translation: 目的：提供类似的正交信号产生装置，以通过使用组合电路而不是作为存储器电路的ROM形成类似的正交信号产生单元来简化总体配置。 构成：串行并行（10）将作为每一位串行输入的传输（信息）数据转换为9位。 四位计数器（200）通过重复从0到15的类似正交信号的位长度来执行计数操作。组合电路单元（100）通过起诉四位来连续生成十六位长度的类似的正交信号 四位计数器的计数值和从串行并行转换装置输出的9位的并行数据。 组合电路单元包括第一至第五组合电路（110〜150）。
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公开(公告)号：KR100986988B1
公开(公告)日：2010-10-11
申请号：KR1020080103662
申请日：2008-10-22
Applicant: 전자부품연구원
Abstract: 본 발명은 인터페이스 장치 및 방법에 대하여 개시한다. 본 발명의 일면에 따른 인터페이스 장치는 공유 영역을 포함하는 클라이언트; 및 상기 공유 영역에 접근(Access)하여, 상기 공유 영역으로 데이터를 송신하고 상기 공유 영역으로부터 데이터를 수신하는 호스트를 포함하는 것을 특징으로 한다.
송수신 인터페이스, 데이터 교환, 데이터 송수신, 디바이스 간의 데이터 송수신-
公开(公告)号：KR100936242B1
公开(公告)日：2010-01-12
申请号：KR1020070108940
申请日：2007-10-29
Applicant: 전자부품연구원
IPC: H04J11/00
Abstract: 본 발명은 OFDM를 위한 FFT/IFFT 듀얼모드 장치 및 그 제어방법에 대하여 개시한다. 본 발명은 각각 한 쌍의 실수부 및 허수부로 구성된 2N(0 ≤ N, 정수)개의 데이터를 M개씩 병렬로 입력받아 고속 푸리에 변환 모드에서 N개의 홀수 번째 데이터와 N개의 짝수 번째 데이터를 구분하여 출력하고, 역고속 푸리에 변환 모드에서 상기 N개의 홀수 번째 데이터와 상기 N개의 짝수 번째 데이터의 실수부와 허수부를 바꿔서 출력하는 입력 버퍼 멀티플렉서와, 상기 N개의 홀수 번째 데이터 및 상기 N개의 짝수 번째 데이터를 각각 입력받아 고속 푸리에 변환하는 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서와, 상기 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서 출력을 각각 버터플라이 연산하는 제1 및 제2 라딕스-4 버터플라이부와, 상기 고속 푸리에 변환 모드에서 상기 제1 및 제2 라딕스-4 버터플라이부 출력을 정렬하여 2N개의 데이터를 출력하고, 상기 역고속 푸리에 변환 모드에서 상기 정렬한 2N개의 데이터의 실수부와 허수부를 교환하여 출력하는 출력 버퍼 멀티플렉서와, 상기 고속 푸리에 변환 모드 또는 역고속 푸리에 변환 모드를 제어하는 제어부를 포함하는 점에 그 특징이 있다.
본 발명에 따른 OFDM를 위한 FFT/IFFT 듀얼모드 장치 및 그 제어방법은 DIT(Decimation In Time) 방식을 적용한 2N-포인트 고속 푸리에 변환을 M개씩 병렬로 처리하여 시간 지연이 적고, 시스템 동작속도가 낮아 하드웨어 구현 및 제어가 용이하고 성능이 우수하다.
OFDM, FFT/IFFT 듀얼모드, FFT 프로세서, 버터플라이 연산, 트위들 펙터-
公开(公告)号：KR100882879B1
公开(公告)日：2009-02-10
申请号：KR1020070082243
申请日：2007-08-16
Applicant: 전자부품연구원
CPC classification number: H04L27/2692 , H04L7/041 , H04L27/2663
Abstract: An apparatus and a method for synchronizing a symbol of an OFDM wireless communication system are provided to facilitate synchronization acquisition of the symbol by obtaining a correlation coefficient with the preamble of the receiver by simplifying the data of the preamble of the transmitter used in the correlation coefficient calculation. A data converter(21) converts the preamble received from a transmitter into digital data of N(1
Abstract translation: 提供了一种用于同步OFDM无线通信系统的符号的装置和方法，以通过简化在相关系数中使用的发射机的前导码的数据来获得与接收机的前同步码的相关系数来促进符号的同步捕获 计算。 数据转换器（21）将从发送器接收的前导码转换为M（1 <= M）的N（1 <= N）位的数字数据，并根据N位数字数据输出m的2位数字数据 选择m（1 <= m <= M）的N位数字数据。 m缓冲器（22）接收并存储2位数字数据。 m个多路复用器（23）被布置为对应于m个缓冲器，并且通过与缓冲器的输出值相对应的接收器的前导码数据值将m个缓冲器的输出值相乘。 加法器（24）通过将m个多路复用器的输出相加来计算相关系数。 同步单元（25）通过确定高于预定临界值的相关系数来执行符号的同步。
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Patent Agency Ranking
公开(公告)号：KR1020070070834A
公开(公告)日：2007-07-04
申请号：KR1020050133767
申请日：2005-12-29
Applicant: 전자부품연구원
IPC: H04L27/26
CPC classification number: H04L27/2278 , H04J13/004 , H04L1/0061 , H04L1/0066
Abstract: A method and a system for a constant amplitude multi-code biorthogonal modulation and a code tracking method and a system using the same are provided to track a payload section of a received packet by using the payload data as a despreading code for a code tracking process. An S/P converter(300) converts a received serial signal to a 9-bit parallel signal which includes first to third selection signals. A constant magnitude encoder(310) generates a 3-bit parity from the 9-bit parallel signal and outputs the 3-bit parity. First to fourth quadrature modulators(330-1 to 330-4) receive second and third bits from the respective selection signal groups and the parity, select one of the elements in the first to fourth quadrature code groups, and outputs the quadrature code. First to fourth multipliers(3401-1 to 340-4) multiply the first bits from the signal groups and the parity by the quadrature code which is outputted from the quadrature modulators. An adder(350) adds the outputs from first to fourth binary/quadrature modulators(320-1 to 320-4) and outputs the constant magnitude signal.
Abstract translation: 提供了用于恒定幅度多码双正交调制和码跟踪方法的方法和系统以及使用该方法和系统的系统，以通过使用有效负载数据作为码追踪处理的解扩码来跟踪接收到的分组的有效载荷部分 。 S / P转换器（300）将接收到的串行信号转换成包括第一至第三选择信号的9位并行信号。 恒定幅度编码器（310）从9位并行信号产生3位奇偶校验，并输出3位奇偶校验。 第一至第四正交调制器（330-1至330-4）从相应的选择信号组和奇偶校验接收第二和第三位，选择第一至第四正交码组中的一个元素，并输出正交码。 第一至第四乘法器（3401-1至340-4）将来自信号组和奇偶校验的第一位乘以正交调制器输出的正交码。 加法器（350）将来自第一至第四二进制/正交调制器（320-1至320-4）的输出相加，并输出恒定幅度信号。
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27.发明授权블록직교 확장 트랜스오소고날 코드를 이용한 정진폭다중부호 이진직교 변조 신호의 최적/준최적 복조방법및 장치 失效使用块状正交扩展的转染子代码进行最佳和次最佳解调恒定放大多重代码生物素调节信号的方法和装置
公开(公告)号：KR100615629B1
公开(公告)日：2006-08-25
申请号：KR1020040110179
申请日：2004-12-22
Applicant: 전자부품연구원
IPC: H04J13/12 , H04B1/7097
Abstract: 본 발명은 블록직교 확장 transorthogonal 코드를 이용한 정진폭 다중부호 이진직교 변조 신호의 최적 및 준최적 복조 방법에 관한 것으로서, 본 발명에 따른 최적 복조 방법은 N 비트의 정보 데이터의 조합에 대응하는 2
N 개의 유사 transorthogonal 코드와 상기 변조 신호의 상관값을 계산하는 상관 단계와; 상기 상관단계로부터 계산된 2
N 개의 상관값 중에서 최대값을 선택하고, 상기 최대값에 대응하는 유사 transorthogoanl 코드로부터 상기 변조 신호에 대응하는 N 비트의 정보 데이터를 판정하는 최대값 선택 단계를 포함한다.
파형부호화, 직교코드, Walsh 코드, Hadamard 행렬, 정진폭 부호화, transorthogonal 코드, 블록직교 확장 transorthogonal 코드, 최적 복조, 준최적 복조-
公开(公告)号：KR100587788B1
公开(公告)日：2006-06-09
申请号：KR1020040075953
申请日：2004-09-22
Applicant: 전자부품연구원
IPC: H04L27/22
CPC classification number: H04L27/2278 , H04B1/707 , H04B2201/70706 , H04J13/0048 , H04J13/0077
Abstract: 본 발명은 정진폭 다중부호 이진직교 변조 신호의 최적 복조 및 준최적 복조 방법 및 그 시스템에 관한 것으로서, 본 발명에 따르면 N 비트의 유저 데이터 및 정진폭 특성을 부여하는 패리티 비트의 서브셋으로부터 직교 부호 및 상기 직교 부호의 위상을 각각 결정하고 상기 서브셋으로부터 각각 결정되는 직교 부호를 가산하여 변조 신호를 생성하는 정진폭 다중부호 이진직교 변조 시스템에서 상기 변조 신호를 최적 복조하기 위하여, 상기 N 비트 유저 데이터의 조합에 대응하는 2
N 개의 유사 직교 부호와 상기 변조 신호의 상관값을 계산하는 상관 단계와, 상기 상관단계로부터 계산된 2
N 개의 상관값 중에서 최대값을 선택하고 상기 최대값에 대응하는 유사 직교 부호로부터 상기 변조 신호에 대응하는 N 비트의 유저 데이터를 판정하는 최대값 선택 단계를 포함한다.
다중부호, 이진직교, 정진폭, 대역 확산, 무선 PAN, Multi-Code, Bi-Orthogonal, CDMA, Constant-Amplitude-
公开(公告)号：KR1020060027112A
公开(公告)日：2006-03-27
申请号：KR1020040075953
申请日：2004-09-22
Applicant: 전자부품연구원
IPC: H04L27/22
CPC classification number: H04L27/2278 , H04B1/707 , H04B2201/70706 , H04J13/0048 , H04J13/0077
Abstract: Disclosed is a demodulation method for enhancing decoding performance of information bits in a constant-amplitude multi-code biorthogonal modulation communication system, which performs encoding to cause the level of a transmission symbol to be constant.
Abstract translation: 本发明涉及一种用于恒定幅度多码二进制正交调制信号的最优解调和次最佳解调的方法和系统，并且更具体地涉及一种用于解调子码的子系统和方法的系统和方法， 为了在恒定幅度多码二进制正交调制系统中对调制信号进行最佳解调，以确定正交码的相位并且将从该子集分别确定的正交码相加以生成调制信号， 2对应
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公开(公告)号：KR101675734B1
公开(公告)日：2016-11-14
申请号：KR1020150017337
申请日：2015-02-04
Applicant: 전자부품연구원
CPC classification number: H04W76/25 , H04W40/244 , H04W84/20
Abstract: 본발명은동기식슈퍼프레임구조를가지는무선네트워크시스템에서마스터스테이션과슬레이브스테이션들간의네트워크링크품질을판단할수 있도록한 무선네트워크시스템에서의링크품질판단방법에관한것으로, 상기방법은, 현재스테이션이마스터인지슬레이브인지판단하는단계; 판단결과, 현재스테이션이마스터인경우, 슬레이브들로부터최신패킷을수신한시간값과, 슬레이브가네트워크에접속한후, 마스터와패킷교환이전혀없어도되는최대시간값을비교하는단계; 및상기비교결과에따라슬레이브와마스터간링크품질을판단하는단계를포함한다.
Abstract translation: 提供了一种用于在具有同步超帧结构的无线网络系统中确定主站和从站之间的网络链路质量的方法。 用于确定无线网络系统中链路质量的方法包括确定当前站是主站还是从站，当当前站是主站时，比较从从站接收最新分组的时间值和最大时间值 在此期间，从站在访问网络之后不必与主机交换数据包，并根据比较结果确定从站和主站之间的链路质量。
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