公开(公告)号：KR100889728B1

公开(公告)日：2009-03-24

申请号：KR1020070022972

申请日：2007-03-08

Applicant: 한국전자통신연구원

Inventor： 김대원 ,  최양서 ,  김익균 ,  오진태 ,  장종수

IPC: G06F17/30 ,  G06F17/00

Abstract: 본 발명은 불법 공유를 목적으로 변형가능한 범위의 모든 검색어를 차단할 수 있도록 하는 저작권이 있는 정보의 불법 공유를 차단하기 위한 사용자 검색어 필터링 방법 및 장치에 관한 것으로서, 저작권이 있는 정보에 해당하는 검색어들에 대한 각 필터링 패턴을 설정하고, 사용자 입력 검색어로부터 특수 문자들을 제거하여 연속된 한글 또는 영어의 글자로 변환한 후, 상기 특수문자가 제거된 검색어를 상기 설정된 필터링 패턴들과 비교하여, 검색 차단 여부를 결정한다.
검색어 필터링, 저작권, 불법 공유

公开(公告)号：KR1020080042020A

公开(公告)日：2008-05-14

申请号：KR1020070113572

申请日：2007-11-08

Applicant: 한국전자통신연구원

Inventor： 김상필 ,  조한진 ,  김익균 ,  신경선

IPC: G06F17/50

CPC classification number: G06F11/3668 ,  G06F11/3457

Abstract: An integrated simulation method of a video codec implemented by software and hardware is provided to simulate various input video and verify a result according to a standard mode defined in a flow chart by combining software and hardware codecs variously while changing codec parameters for the input videos when the hardware codec is developed based on the software codec. Entire work(411) for simulation is divided into unit works arranged in sequence of a flow chart(421), and the unit works are defined into a connection node(422,423) performed with relation between the unit works, an independent node(424,425) performed independently without any relation, and a lower node guiding a lower hierarchical structure. The lower node is represented as a lower flow chart(431) having a few of hierarchical structures linked with the flow chart, and each unit work used in the lower flow chart is defined again into the connection, independent, and lower nodes according to relation, independency, and level. The simulation is performed according to a work flow formed by the defined nodes. A state value of the connection node is changed in real-time by connecting to work execution.

Abstract translation: 提供由软件和硬件实现的视频编解码器的集成仿真方法，用于通过在改变输入视频的编解码器参数的同时组合软件和硬件编解码器来根据流程图中定义的标准模式来模拟各种输入视频并验证结果， 硬件编解码器是基于软件编解码器开发的。 用于仿真的整个工作（411）被划分为以流程图（421）顺序排列的单元工作，并且单元工作被定义为与单元作品之间的关系执行的连接节点（422,423），独立节点（424,425） 独立执行，没有任何关系，下层节点引导较低层次结构。 下部节点表示为具有与流程图链接的几个层次结构的下部流程图（431），并且根据关系再次将下游流程图中使用的每个单位工作定义为连接，独立和下部节点 ，独立性和水平。 根据由定义的节点形成的工作流程进行模拟。 通过连接到工作执行，实时更改连接节点的状态值。

公开(公告)号：KR100792209B1

公开(公告)日：2008-01-08

申请号：KR1020060050751

申请日：2006-06-07

Applicant: 한국전자통신연구원

Inventor： 김익균 ,  조한진

IPC: G10L19/005 ,  H04L1/00 ,  G10L21/02

Abstract: 본 발명은 디지털 오디오 패킷의 손실 발생시 수신단에서 손실된 오디오 패킷을 복구하는 방법 및 장치에 관한 것으로,
본 발명의 오디오 패킷 손실 복구 장치는 수신된 오디오 패킷 내에 저장된 오디오 프레임의 손실 여부를 검출하는 손실 프레임 검출기와, 상기 수신된 오디오 프레임을 복호화하는 복호화기와, 상기 손실 프레임 이전의 프레임들을 임시 저장하는 손실 전 프레임 버퍼와, 상기 손실 프레임 이후의 프레임들을 임시 저장하는 손실 후 프레임 버퍼와, 상기 손실 전 프레임 버퍼로부터 검색한 피치를 손실 프레임으로 대체하는 제1 복원 모듈과, 상기 손실 전 프레임 버퍼로부터 검색한 피치와 상기 손실 후 프레임 버퍼로부터 검색한 피치를 결합하여 손실 프레임으로 대체하는 제2 복원 모듈을 포함한다.
패킷 손실, 피치, OLA, 스케일링, 보간

公开(公告)号：KR1020040055515A

公开(公告)日：2004-06-26

申请号：KR1020020082209

申请日：2002-12-21

Applicant: 한국전자통신연구원

Inventor： 김익균 ,  김진오 ,  강구홍 ,  김병구 ,  장종수

IPC: H04L12/28

CPC classification number: H04L12/5601 ,  H04L49/15 ,  H04L2012/5665 ,  H04Q11/0478

Abstract: PURPOSE: A network 2 layer interworking apparatus for metro Ethernet service by using ATM network and a method therefor are provided to effectively convert a metro Ethernet service to an ATM network transfer traffic form and effectively transfer time-restricted data such as voice information. CONSTITUTION: An Ethernet connector(202) interworks with a basic MAC chip. An ATM connector(206) performs a basic ATM protocol and SAR(Segmentation And Reassemble) function, and transfers an IP packet in an AAL5 form. An Ethernet proxy agent(203) processes an ARP protocol and manages an ARP table. An ATM proxy agent(205) performs an inverse ATMARP processing function A mapping bridge(204) performs a transfer service with respect to IP packets when connection information is available for service by each proxy agent(203,205).

Abstract translation: 目的：提供一种通过ATM网络进行城域以太网业务的网络2层互通设备及其方法，有效地将城域以太网业务转换为ATM网络传输业务形式，有效传输语音信息等时间限制的数据。 构成：以太网连接器（202）与基本MAC芯片交互。 ATM连接器（206）执行基本ATM协议和SAR（分段和重组）功能，并以AAL5形式传送IP包。 以太网代理（203）处理ARP协议并管理ARP表。 ATM代理（205）执行逆ATMARP处理功能。当连接信息可由每个代理（203,205）服务时，映射网桥（204）相对于IP包执行传送服务。

公开(公告)号：KR1020030089222A

公开(公告)日：2003-11-21

申请号：KR1020020027333

申请日：2002-05-17

Applicant: 한국전자통신연구원

Inventor： 구본태 ,  김익균

IPC: H03M7/42

CPC classification number: H03M7/42

Abstract: PURPOSE: A programmable variable length decoder connected to a processor is provided to reduce the computational load by using one barrel shifter. CONSTITUTION: A buffer memory(100) arranges in parallel bit stream data, which is inputted thereto, with a predetermined bit number to store and output it according to a first control signal. A latch unit(200) stores and outputs temporarily the data outputted from the buffer memory(100) according to the first control signal. A multiplexer(300) selects output data from the latch unit(200) to output the selected data. A first barrel shifter(400) shifts the selected data from the multiplexer(300) according to a second control signal and outputs the shifted data. A decoding table(600) decodes the shifted data from the first barrel shifter(400) to output a decoded codeword and a bit length. A controller(700) adds the bit length of the decoded codeword to a bit length of a cumulated codeword and stores the added bit lengths. The controller(700) generates the first and second control signals to output them to the buffer memory unit(100), the latch unit(200), and the first barrel shifter(400).

Abstract translation: 目的：提供连接到处理器的可编程可变长度解码器，以通过使用一个桶形移位器来减少计算负载。 构成：缓冲存储器（100）以预定的比特数排列并行输入的比特流数据，以根据第一控制信号存储和输出。 锁存单元（200）根据第一控制信号临时存储从缓冲存储器（100）输出的数据。 多路复用器（300）选择来自锁存单元（200）的输出数据以输出所选择的数据。 第一桶形移位器（400）根据第二控制信号从多路复用器（300）移位所选择的数据，并输出移位的数据。 解码表（600）对来自第一桶形移位器（400）的移位数据进行解码以输出解码码字和位长度。 控制器（700）将解码码字的比特长度加到累积码字的比特长度，并存储所添加的比特长度。 控制器（700）产生第一和第二控制信号以将其输出到缓冲存储器单元（100），锁存单元（200）和第一桶形移位器（400）。

公开(公告)号：KR1020030027321A

公开(公告)日：2003-04-07

申请号：KR1020010060467

申请日：2001-09-28

Applicant: 한국전자통신연구원 ,  브이케이 주식회사

Inventor： 김익균 ,  김경수

IPC: H04N19/42 ,  H04N19/625

CPC classification number: G06F17/141

Abstract: PURPOSE: A distributed arithmetic processing apparatus and method and a two-dimensional discrete cosine transform processing system and method using the same are provided to reduce power consumption. CONSTITUTION: A discrete cosine transform processing system includes a multiplexer(201) for selecting one of an external input and an input from a transposition memory, the first converter(202) for converting serial data output from the multiplexer into parallel data, and a storage for loading the data output from the first converter in parallel to temporarily store the data. The system further includes an operation unit for performing operations required for discrete-cosine-transform /inverse-discrete-cosine-transform of the data output from the storage, a zero input detector for checking data inputted to the operation unit to pass the data without passing through a part of modules of the operation unit when all of predetermined input bits are "0", and the second converter for converting parallel data output from the operation unit into serial data. The system also includes a rounding and clipping module(233) for carrying out rounding and clipping in order to output the data output from the second converter.

Abstract translation: 目的：提供一种分布式运算处理装置和方法以及二维离散余弦变换处理系统及其使用方法，以降低功耗。 构成：离散余弦变换处理系统包括用于从转置存储器中选择外部输入和输入中的一个的多路复用器（201），用于将从多路复用器输出的串行数据转换成并行数据的第一转换器（202） 用于并行地加载从第一转换器输出的数据以临时存储数据。 该系统还包括用于执行从存储器输出的数据进行离散余弦变换/反离散余弦变换所需的操作的操作单元，用于检查输入到操作单元的数据的零输入检测器，以通过数据而不 当所有预定输入位都为“0”时，通过操作单元的一部分模块，以及用于将从操作单元输出的并行数据转换成串行数据的第二转换器。 该系统还包括用于执行舍入和削波的舍入和限幅模块（233），以便输出从第二转换器输出的数据。

公开(公告)号：KR1020000031963A

公开(公告)日：2000-06-05

申请号：KR1019980048235

申请日：1998-11-11

Applicant: 한국전자통신연구원

Inventor： 차진종 ,  김익균 ,  김기철

IPC: H04N19/42 ,  H04N19/625

CPC classification number: H04N19/42 ,  H04N19/625

Abstract: PURPOSE: A half-band sub band DCT/IDCT(discrete cosine transform/inverse discrete cosine transform) circuit using RAC(ROM and Accumulator in cascade) is provided to utilize the DCT having the same size in both of forward and backward directions, thereby enhancing the efficiency of hardware. CONSTITUTION: A half-band sub band DCT/IDCT circuit using RAC comprises a multiplexor(100), an SPC(serial-to-parallel converter; 200), three RACs(300), a butterfly unit(400) and a pre-memory(500). The multiplexor(100) selectively receives input and the output of the pre-memory(500). The SPC(200) consists of 8 resistors(201) and serially receives the image inputs from the multiplexor(100) to parallel output them. The RAC(300) receives parallel data from the SPC(200) to execute half-band sub band DCT. The butterfly unit(400) consists of 8 resistors(401) and one adder-subtracter(430) to execute a butterfly network function.

Abstract translation: 目的：提供使用RAC（级联的ROM和累加器）的半带子带DCT / IDCT（离散余弦变换/逆离散余弦变换）电路，以利用在前向和后向方向上具有相同尺寸的DCT，从而 提高硬件的效率。 使用RAC的半带子带DCT / IDCT电路包括多路复用器（100），SPC（串行到并行转换器; 200），三个RAC（300），蝶形单元（400） 存储器（500）。 多路复用器（100）有选择地接收预存储器（500）的输入和输出。 SPC（200）由8个电阻（201）组成，并串行接收来自多路复用器（100）的图像输入以并行输出。 RAC（300）从SPC（200）接收并行数据以执行半带子带DCT。 蝶形单元（400）由8个电阻（401）和一个加法器 - 减法器（430）组成，用于执行蝶形网络功能。

公开(公告)号：KR1020000027353A

公开(公告)日：2000-05-15

申请号：KR1019980045268

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 김익균 ,  차진종

IPC: G06F12/00

Abstract: PURPOSE: A method for controlling parallel address is provided to generate address for parallel process in state of pipeline through limited memory size capable of loading to chip. CONSTITUTION: A signal processing processor for time varying image with a plurality of DPUs(Data Processing Units) commonly has search area of each DPUs between data memory banks and controls parallel address between data memory banks by means of executing calculation motion vector distance in prescribed method.

Abstract translation: 目的：提供一种控制并行地址的方法，用于通过有限的存储器大小在流水线状态下生成用于并行处理的地址，能够加载到芯片。 构成：用于具有多个DPU（数据处理单元）的时变图像的信号处理处理器通常具有数据存储体之间的每个DPU的搜索区域，并且通过以规定的方法执行计算运动矢量距离来控制数据存储体之间的并行地址 。

公开(公告)号：KR100248082B1

公开(公告)日：2000-03-15

申请号：KR1019970045656

申请日：1997-09-03

Applicant: 한국전자통신연구원

Inventor： 김익균 ,  차진종 ,  김경수

IPC: G06F19/00

Abstract: 이산여현변환(DCT:discrete cosine transform)은 영상신호를 공간영역의 정보에서 주파수 영역의 정보로 변환시키거나 반대로 주파수 영역의 정보를 공간영역의 정보로 변환시켜, 영상신호의 압축과 복원처리와 같은 응용분야에 많이 사용되는 기술이다. 이산여현변환(DCT)은 많은 계산량이 요구되기 때문에 고속으로 동작할 수 있어야 하고, 또한 휴대용 기기와 같은 분야에 사용하기 위해서는 전력소비가 적어야 하므로 반도체 칩으로 구현시 실리콘 면적의 절감을 기할 수 있는 구조를 필요로 한다. 따라서, 본 발명은 행렬치환용 전치메모리(transposition memory)와 하나의 일차원(1-dimensional) 이산여현변환 장치를 사용하여, 영상신호의 압축과 복원처리에 사용되는 이차원(2-dimensional) 이산여현변환기를 구현하는 방법에 관한 것이다.
본 발명에서 제안한 방법을 이용하면 반도체 회로 구현시 기존의 방법에 비해 회로 규모를 축소할 수 있기 때문에 실리콘 비용을 감소시키고, 구성 회로의 처리 지연시간을 줄임으로써 이차원 이산여현변환 장치의 성능을 향상시키는 효과를 얻을 수 있다.

公开(公告)号：KR100237365B1

公开(公告)日：2000-01-15

申请号：KR1019970054291

申请日：1997-10-22

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 이규호 ,  전종암 ,  차영욱 ,  김익균

IPC: H04L12/28 ,  H04L12/24

Abstract: 본 발명은 멀티엑세스 방식에 의한 광대역 댁내망 구성방법 및 망종단장치에 관한 것으로서, 싱글링을 기반으로 한 멀티엑세스 댁내망 형상을 제안하고, 멀티엑세스를 지원하기 위하여 필요한 기술적인 과제들, 즉 각 단말간의 통신을 위한 방법 및 효과적인 바이패스 기능을 제공하여, 저렴한 가격의 ATM 기반 주거형 광대역 댁내망을 구성할 수 있는 방안과 그 구조를 집중화된 싱글 링 형상의 멀티엑세스 광대역 댁내망종단장치를 이용하여 해결함으로써, 단일링에 의한 멀티엑세스 댁내망 구축에 있어서 매체 공유와 저비용 등의 단일 링 형상이 갖는 장점들을 유지하면서 바이패스 기능 제공의 어려움 및 단일링을 구성하는 댁내망 전체 거리의 제한 등의 문제들을 해결하여, 광대역 종합정보통신망에서 제공되는 광대역 초고속 서비스들을 가정 및 � ��규모 사업장에서 효과적으로 제공할 수 있는 기반을 마련하는데 그 효과가 있다.