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公开(公告)号：KR1019950005243B1
公开(公告)日：1995-05-22
申请号：KR1019920025399
申请日：1992-12-24
IPC: G06F12/02
Abstract: The method efficiently reduces the algorithm executing time by DSP usage. It employs a registers(10) which reduces the address, the 1st counter(50) which decreases the address by 1 step, the 2nd counter(60) which executes the command execution, a buffer(80) which saves the address, the 1st multiplexer(20) which gives the address to one of registers,a databus(90), the 2nd multiplexer(40) which gives the repeating information to the 1st counter(50), and the 3rd multiplexer(70) which makes the buffer addressable.
Abstract translation: 该方法通过DSP使用有效地减少了执行算法的时间。 它采用减少地址的寄存器（10），减少地址的第一计数器（50）1步，执行命令执行的第二计数器（60），保存地址的缓冲器（80），第1 将地址给予寄存器之一的多路复用器（20），向第一计数器（50）提供重复信息的数据总线（90），第二多路复用器（40）和使缓冲器可寻址的第三多路复用器（70） 。
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公开(公告)号：KR1020000008151A
公开(公告)日：2000-02-07
申请号：KR1019980027852
申请日：1998-07-10
Applicant: 한국전자통신연구원
IPC: H03M1/00
CPC classification number: H03M13/296 , H03M13/258
Abstract: PURPOSE: A turbo coder and a decoder is provided to eliminate bit error and minimize the bit error rate of the turbo decoder, enhancing coding rate. CONSTITUTION: When the message data of a frame to be codified by the turbo coder is given the turbo decoder attaches a tag bit +1(logic value 1) or-1(logic value 0) and fixes them to be codified; When the tag bit of a message data frame received is +1, the final message bit of the turbo decoder is set up to a positive large value and is inputted and decoded; When the tag bit of a message data frame received is -1, the message bit is set up to a negative large value to be decoded.
Abstract translation: 目的：提供turbo编码器和解码器，以消除比特误码，并使Turbo解码器的误码率最小化，提高编码率。 规定：当turbo编码器编码的帧的消息数据被给定时，turbo解码器附加标签位+1（逻辑值1）或-1（逻辑值0），并将它们固定为编码; 当接收到的消息数据帧的标签位为+1时，turbo解码器的最终消息位被设置为正的大值并被输入并解码; 当接收到的消息数据帧的标签位为-1时，消息位被设置为负的大值进行解码。
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公开(公告)号：KR1019990043484A
公开(公告)日：1999-06-15
申请号：KR1019970064491
申请日：1997-11-29
IPC: H04L27/30
Abstract: 이동통신용 모뎀의 설계 시에, 디지털 신호의 변조 (modulation)를 위해서는 QPSK (Quadrature Phase Shift Keying) 등의 변조 방식이 사용되는데, 이 때 심볼간 간섭 (Inter-symbol interference)을 억제하기 위해서 펄스 성형 (Pulse shaping) 인터폴레이션 필터링이 필요하게 된다. 통상적으로 단일 채널 변조에 2 개의 필터가 요구되고 있는데, 무선 가입자 선로 (Wireless local loop)용 모뎀의 경우에는 단일 칩 내에서 2 채널 이상의 변조를 처리해야 하므로 4 개 이상의 필터가 요구된다.
본 발명에서는 단일 필터 구조에서, 4 개의 1:4 인터폴레이션 FIR 필터 연산을 동시에 처리하여, 서로 다른 4 개의 필터 출력 값을 동시에 출력시키는 새로운 VLSI 필터의 설계 기법을 제안한다. 룩-업 테이블 설계 및 파이프라인 기법을 응용한 본 설계 기법은 단일 필터 구조를 이용하므로 4 개의 필터 연산을 수행하더라도 설계 면적을 작게 할 수 있는 장점이 있다. 또한 단일 구조에서 1 개의 필터 연산을 수행하는 일반적인 단일 필터와 동일한 속도의 클럭에 의해 동작되므로써 전력 소모가 커지지 않는 장점이 있다.-
公开(公告)号：KR1019990033431A
公开(公告)日：1999-05-15
申请号：KR1019970054788
申请日：1997-10-24
Applicant: 한국전자통신연구원
IPC: H04L9/06
Abstract: 본 발명은 병렬 길쌈 부호화기를 사용한 채널 부호기 설계방법에 관한 것으로서, 프레임 데이터를 보관하는 램(RAM)을 사용하지 않고 프레임 입력 데이터 레지스터에 데이터가 입력됨과 동시에 병렬 길쌈 부호화기를 사용하여 인코딩하고, 인터리버 RAM 2개를 교대로 사용하여 인터리빙을 처리하는 새로운 채널 부호기 설계방법을 제공함으로써, 제한 요소로 작용되었던 인코더 입력 버퍼 램(ERAM)을 판독(Read)하면서 길쌈 부호화를 수행하고 있는 동안에는 마이크로 컨트롤러가 프레임 입력 데이터 레지스터에 입력 데이터를 저장할 수 없는 제한을 해결할 수 있음에 따라 데이터 요청 인터럽트의 위치를 옵셋을 주어 조정하여야 하는 추가적인 제어가 불필요하고, 마이크로 컨트롤러가 마진을 가지고 충분한 시간에 프레임 입력 데이터 레지스터의 엑세스� � 가능하며, ERAM 기록 어드레스 제어 회로와 Read 어드레스 제어 회로가 더 이상 필요치 않게 되었으며, 타이밍 제어가 간단하여 제어 로직 설계가 쉬운 효과를 가진다.
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Patent Agency Ranking
公开(公告)号：KR1019990033427A
公开(公告)日：1999-05-15
申请号：KR1019970054784
申请日：1997-10-24
IPC: H04L23/00
Abstract: 본 발명은 하다마드 코드 생성회로에 관한 것으로, 특히 이동 통신의 채널 및 사용자를 분리하기 위하여 사용되는 직교코드 중에서 CDMA 통신 시스템에 유력시 사용되는 48차 하다마드 코드를 생성할 수 있는 하다마드 코드 생성회로에 관한 것이다. 본 발명의 목적은 CDMA 통신 시스템에서 신호를 생성하거나, 생성된 신호를 추출할 때 필요한 직교 코드 중에서 48차 하다마드 코드를 생성할 수 있는 하다마드 생성회로를 제공하는 데에 있다. 상기 48차 하다마드 코드 생성회로는 하위 2비트의 4차 하다마드 코드를 생성하는 2비트 계수기와, 상기 2비트 계수기의 캐리출력에 의해 동작되어, 12상태를 갖는 상위 팰리 코드를 생성하는 4비트 계수기와, 외부 리세트에 의해 48 상태를 갖는 6비트의 기준 계수기와, 인덱스 값을 저장하기 위한 6비트의 레지스터와, 상기 상위 12 팰리 코드와 상기 하위 2비트의 4차 하다마드 코드를 곱해서 최종의 코드를 생성하는 곱셈기로 구성된다.
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27.发明授权
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28.发明授权
公开(公告)号：KR1019970002955B1
公开(公告)日：1997-03-13
申请号：KR1019940007769
申请日：1994-04-13
Applicant: 한국전자통신연구원
IPC: H04L27/18
Abstract: A finite impulse response filter in phase-modulated systems is provided, wherein in a finite impulse response (FIR) filter including a frequency demultiplier (54), a first and a second shift register (44, 45), an adder (52), and a register (53), an improvement includes a T/2N+log2N bit 4:1 multiplexer (48) for producing an address for reading an integrating coefficient, a ROM (49) for producing a stored integrating coefficient at a position assigned by the address, and a first and a second register (39, 40) for storing output integrating coefficients in two stages in sequence to producing two data by means of the adder (52), wherein the capacity of the ROM for storing the integrating coefficients may be reduced half, thereby minimizing the FIR filter, consumption of electric power and the size of chip.
Abstract translation: 提供了一种在相位调制系统中的有限脉冲响应滤波器，其中在包括分频器（54），第一和第二移位寄存器（44,45）的有限脉冲响应（FIR）滤波器中，加法器（52） 和寄存器（53），改进包括用于产生用于读取积分系数的地址的T / 2N + log2N位4：1多路复用器（48），用于产生存储的积分系数的ROM（49） 地址，以及用于按照两个级序存储输出积分系数的第一和第二寄存器（39,40），以通过加法器（52）产生两个数据，其中用于存储积分系数的ROM的容量可以 减少一半，从而最小化FIR滤波器，消耗电力和芯片尺寸。
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30.发明公开위상 변조 방식 시스템의 유한 임펄스 응답 필터 회로(The Finite Impulse Response filter in Phase-modulated systems) 失效相位调制系统（相位调制系统）的有限脉冲响应滤波器电路
公开(公告)号：KR1019950030554A
公开(公告)日：1995-11-24
申请号：KR1019940007769
申请日：1994-04-13
Applicant: 한국전자통신연구원
IPC: H04L27/18
Abstract: QPSK(quadrature phase shiht keying)방식이나 OQPSK(offset QP-SK)방식의 1:N 인터플레이션 FIR(finite impulse response) 필터를 구현하는데 있어서, 다중화된 FIR 필터 입력방식과 선택된 계수그룹과 발생 가능한 모든 필터 입력데이타를 미리 승산하고 적산하여 저장시킨 적산계수 ROM어드레싱방식을 사용한 종래의 방식에 필터계수의 대칭성을 이용하여, 적산계수를 저장하는 ROM(49)으로 멀티플렉서(48)에 의해 다중화된 T/2N+log2N 비트를 어드레스로서 제공하고, ROM(49)으로부터 출력되는 데이타를 두 개의 레지스터(50,51)에 2단으로 저장하여 가산한 후 소정의 출력 비트로 출력함으로써, 적산계수 ROM의 용량을 절반으로 줄인 새로운 FIR 필터 구현방식을 고안하여 그 회로구성을 극소화하고, 전력소모 및 칩의 크기를 최소화한다.
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