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公开(公告)号：KR1019970011795B1
公开(公告)日：1997-07-16
申请号：KR1019940030897
申请日：1994-11-23
Applicant: 한국전자통신연구원
IPC: H04L23/02
Abstract: A hadamard transformer using the adding/subtraction device whereby the structure of the hadamard transformer make to be simply, the area of the chip and the consume power is decreased, and the converting time is short.
Abstract translation: 使用加减法装置的hadamard变压器，由此使得哈瓦那变压器的结构简单，芯片面积和消耗功率降低，转换时间短。
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公开(公告)号：KR1019950022066A
公开(公告)日：1995-07-26
申请号：KR1019930027856
申请日：1993-12-15
Applicant: 한국전자통신연구원
IPC: H03H17/00
Abstract: 본 발명은 QPSK변조방식 및 OQPSK변조방식의 T탭, 1 : N인터폴레이션 비, B계수 비트수, A출력 비트수를 갑는 FIR필터의 회로에 관한 것으로 종래의 기본적인 1 : N인터폴레이션 FIR필터의 회로에서 다중화된 FIR필터 입력을 사용하는 새로운 FIR필터 입력방식으로 두 채널의 FIR필터를 하나로 줄였고, 선택된 계수그풉과 발생가능한 모든 필터입력 테이터를 미리 승산하고 적산하여 저장시킨 새로운 구성의 적산계수 ROM어드레싱 방식을 고안하여 그 회로구성을 극소화하고, 전력소모 및 칩의 크기를 최소화하는데 그 목적이 있다.
상기 목적을 이루기 위한 QPSK변조방식 I-데이터와 Q-데이터를 CK(2N)B에 의해 각각 입력시키는 2개의 T/N비트 시프트 레지스터(23,24)와 I-채널 데이터와 Q-채널 데이터를 CK2에 의해 다중화하여 적산계수 ROM의 어드레스로 입력시키는 2개의 T/2N비트 MUX(25,26)와 서브그룹 N개의 적산 결과 N*2
T/2N 가 입력되어 저장되는 2개의 적산계수 ROM(27,28)과 상기 ROM의 출력을 가산하는 (B＋1)비트 가산기(29)와 상기 (B＋1)비트 가산기 (29)의 출력이 CK1B에 의해 입력되어 저장되는 A비트 레지스터(30)와 CDMA기지국용 변조부분의 시스템 클럭인 1개의 클럭분주기(CK1)로 구성된다. 또 다른 OQPSK변조방식은 I-데이터를 CK(2N)로 시프트시키는 동위상 T/N비트 시프트 레지스터(23)와 Q-데이터를 반샘플 지연하기 위해 CK(2N)로 시프트시키는 동위상 T/N비트 시프트 레지스터(23)와 Q-데이터를 반샘플 지연하기 위해 CK(2N)으로 시프트시키는 반위상 T/N비트 시프트 레지스터(34)와, 2개의 log
2 N＋T/2N비트 MUX(35,36)와, 2개의 적산계수 ROM(27,28)과 B＋1비트 가산기(29)와, A비트 레지스터(30), 1개의 클럭분주기로 구성된다.-
公开(公告)号：KR1019940015889A
公开(公告)日：1994-07-22
申请号：KR1019920026628
申请日：1992-12-30
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명의 다단의 FIR 필터 및 데시메이션 필터 등의 연산장치를 이용한 다단필터장치에 관한 것으로, 기본클럭과, 주카운터의 출력으로 동작되는 동작클럭 발생기 및 필터클럭 조정발생기에 의해 임의의 다단필터들을 구동할 수 있는 동작클럭과 조정신호들을 외부 조정신호인 입력 주파수, 다단필터의 갯수, 탭수, 데시메이션비로 조정되는 멀티플렉스 ＆ 위상변환기를 통해서 각각 필터에 필요한 주파수에 맞는 신호들로 변환하여 발생시키고, 각단의 계수값들을 각 필터에 배당된 계수램들에 상기 신호로 디코더로 통해 입.출력을 수행하며, 램번지 선택기를 사용하여 각단 필터의 동작 주파수에 관련해서 외부 조정신호로 데이타램들의 번지카운터들을 리셋하고, 각단에 배당된 데이타램들을 대칭 필터로 동작되도록 번지운영하며, 각 필터에 필요 주파수에 따라서 동작클럭과 데이타 입.출력 신호가 되도록 번지운영하고, 각 필터에 필요한 주파수에 따라서 동작클럭과 데이타 입.출력신호를 조합하며, X,Y레지스터와 단일 곱셈기와 각단에 배당된 다단적산기를 상기 신호들로 운영하고, 적산기의 출력을 먹스(MUX)등을 통해 각각의 데이타 램에 입력하도록 구성된 것이다.
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公开(公告)号：KR100224313B1
公开(公告)日：1999-10-15
申请号：KR1019970017109
申请日：1997-05-02
IPC: H03H17/02
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 고속 디지털 변조용 유한 임펄스 응답 필터에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 하나의 롬을 사용한 종래의 유한 임펄스 응답 필터 회로를 1/2 크기의 롬을 2개 사용한 유한 임펄스 응답 필터를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 디지털 변조용 유한 임펄스 응답 필터는, 하나의 롬으로부터 2번 읽어낸 내적 결과를 더하여 필터의 출력을 계산하는 대신에, 종래의 롬을 1/2로 분할한 2개의 롬으로부터 동시에 읽어낸 2개의 내적 결과를 직접 더하여 필터의 출력을 계산함으로써 하드웨어 자원의 사용을 증가시키지 않고 2배의 처리속도를 갖는다.
4. 발명의 중요한 용도
본 발명은 광대역 디지털 통신의 변조용 필터에 이용됨.-
Patent Agency Ranking
公开(公告)号：KR1019990001575A
公开(公告)日：1999-01-15
申请号：KR1019970024949
申请日：1997-06-16
IPC: H03M1/00
Abstract: 본 발명은 디지털 변조용 나이퀴스트(Nyquist) FIR 필터에 관한 것으로, 하나의 ROM을 사용한 기존의 필터 방식과는 달리, 1/2 크기의 2개의 ROM을 사용하고 각 ROM의 출력 수를 증가시켜 필터의 동작 주피수를 증가시키지 않고 변조 속도를 향상시키는 방법에 관한 것이다. 따라서 본 발명은 고속의 변조 처리가 요구되는 광대역 디지털 통신의 변조기용 필터 설계에 유용한 구조를 제공한다.
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公开(公告)号：KR100155516B1
公开(公告)日：1998-12-15
申请号：KR1019950034132
申请日：1995-10-05
IPC: H03M13/00
Abstract: 구속장이 K인 비터기 복호기의 설계시에, 그 부품으로 상태 메트릭 연산 블럭이 사용된다.
구속장이 K일때, 2
K-1 개의 상태 메트릭이 존재하는데, 상태 메트릭 연산은 기존의 2
K-1 개 상태 메트릭으로부터 새로운 2
K-1 개 상태 메트릭을 생성시키는 것이다.
일반적으로 상태 메트릭 연산 블럭의 구현 방법은 기존의 상태 메트릭을 저장하는 메모리와 새로운 상태 메트릭을 저장하는 메모리등 2개의 메모리를 사용하는 구조를 이용하는 것이다.
설계면적의 효과적인 사용을 위하여 한개의 메모리만을 이용한 상태 메트릭 연산 블럭을 구조 및 메모리 번지 운용방법이 고안되고 있으며, 본 발명은 구현방법의 일환으로 메모리 번지 발생기, 지연소자를 사용한 쓰기 메모리 번지 생성기, 파이프 라인 방식의 ACS(add-compare-select) 출력 처리기 등을 구현하였다.
본 발명의 장점은 지연 소자를 사용한 쓰기 메모리 번지 생성기 및 파이프 라인 방실의 ACS 출력 처리기로 상태 메트릭 연산블럭을 구현함으로써, 구조가 간단하며, 설계면적대비 수행속도의 손실이 없다는 점이다.-
公开(公告)号：KR1019960020188A
公开(公告)日：1996-06-17
申请号：KR1019940030897
申请日：1994-11-23
Applicant: 한국전자통신연구원
IPC: H04L23/02
Abstract: 직교성을 갖는 직교신호 집합은 디지털 신호변조 방식에 유용하게 사용될 수 있다. 특히, 왈시(Walsh) 함수열과 그 변환인 아다마루(Hadamard) 함수열은 완전한 직교성을 가지기 때문에 현재 CDMA 확산대역 이동통신 시스템에서 사용되고 있으며, 또한 디지털 영상 처리분야 및 디지털 계측기 분야에서 널리 사용되고 있다.
아다마루 함수열을 사용한 디지털 신호처리기의 경우 송신측에서 아다마루 함수열로 변환된 전송신호는 수신단에서 아다마루 변환을 거쳐서 전송된 신호를 복원하다. 이러한 아다마루 변환은 행렬식 방식으로 계산할 경우 많은 계산과 시간을 요한다. 본 발명은 보다 간단한 아다마루 변환을 위하여 고안되었으며, 가감산기를 이용하여 아다마루 변환기를 간단하게 구현하였다. 본 발명의 아다마루 변환기를 집적회로로 구현할 경우 구조가 간단하여 칩면적과 소비전력을 줄일 수 있으며, 변환에 걸리는 시간도 짧은 장점이 있다. 아다마루 변화기 구현의 용이성은 아다마루 함수열을 사용하는 시스템 설계의 폭을 넓히고 성능을 개선한다.-
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公开(公告)号：KR100289037B1
公开(公告)日：2001-05-02
申请号：KR1019970064491
申请日：1997-11-29
IPC: H04L27/30
Abstract: PURPOSE: An interpolation finite impulse filter is provided to be capable of outputting four different output values of filters at the same time. CONSTITUTION: Input registers(100-103) store corresponding filter inputs(fi0, fi1, fi2, fi3) in which are inputted for period of the first clock signal(CK1). An input distributor(104) selects one of four 12-bit input data stored in the input registers(100-103) depending on the first and second clock signals(CK1, CK2). Look-up tables(105-108) perform a filter operation to each coefficient group of input data selected by the input distributor(104). A pipeline register(200) delays a filter output of each of the look-up tables(106-108) in order to serially output filter outputs related to each coefficient group generated in parallel and simultaneously from the loop-up tables(105-108). An output alignment circuit(201) selects one of filter outputs of the loop-up table(105) and the pipeline register(200) in response to the first and second clock signals(CK1, CK2). A pipeline register(202) delays filter outputs of the output alignment circuit(201) to output filter signals(fo0, fo1, fo2, fo3).
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