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    23.
    发明专利
    未知

    公开(公告)号：DE60104557D1

    公开(公告)日：2004-09-02

    申请号：DE60104557

    申请日：2001-10-12

    Applicant: INTERDIGITAL TECH CORP

    Inventor： JACQUES ALEXANDER ,  KAZAKEVICH LEONID ,  SILVERBERG AVI

    IPC: H03G3/20 ,  H03G3/30 ,  H04B1/16 ,  H04B7/005 ,  H04J3/00

    Abstract: In a TDD wireless communication system between transmitters and associated receivers, automatic gain control of a receiver is only applied during the corresponding time slot within the TDD signal time frame architecture. Successive received signal strengths are measured and gain levels are stored as estimates for an initial gain level in future time slots of the TDD signal. Estimating techniques, such as averaging or trending of received signal strength over successive time slots, and averaging or trending of gain level settings, provide improved estimation of future initial gain levels.

    UN APARATO CORRELACIONADOR DE VECTOR PILOTO
    24.
    发明专利
    UN APARATO CORRELACIONADOR DE VECTOR PILOTO 未知

    公开(公告)号：AR034093A2

    公开(公告)日：2004-02-04

    申请号：ARP000103526

    申请日：2000-07-10

    Applicant: INTERDIGITAL TECH CORP

    Inventor： LOMP GARY ,  KOWALSKI ADAM JAN ,  OZLUTURK FATIH M ,  SILVERBERG AVI ,  REGIS ROBERT ,  LUDDY MICHAEL ,  MARRA ALEXANDER ,  JACQUES ALEXANDER

    IPC: H03K3/84 ,  G06F13/374 ,  H03H17/02 ,  H03H17/06 ,  H04B1/707 ,  H04B1/7075 ,  H04B1/7077 ,  H04B1/708 ,  H04B1/7085 ,  H04B1/709 ,  H04B1/7093 ,  H04B1/711 ,  H04B1/7115 ,  H04B1/712 ,  H04B7/005 ,  H04B7/216 ,  H04B7/26 ,  H04B15/00 ,  H04B17/00 ,  H04J11/00 ,  H04J13/00 ,  H04J13/10 ,  H04J13/12 ,  H04J13/16 ,  H04K1/00 ,  H04L1/00 ,  H04L5/14 ,  H04L7/00 ,  H04L7/033 ,  H04L25/02 ,  H04L27/00 ,  H04L27/20 ,  H04L27/233 ,  H04L27/30 ,  H04N1/333 ,  H04W52/04 ,  H04W52/14 ,  H04W52/24

    Abstract: Comunicaciones de acceso múltiple por división de códigos (Code Division Multiple Access (CDMA)) conocidas también como comunicaciones de banda ancha. Un aparato correlacionador de vector piloto a) para recibir una senal expandida, b) para recoger potencia de senal de un canal piloto expandido que es una senal componente de la senal expandida en donde la senal expandida tiene numerosos componentes de senal de trayectoria múltiple recibida para producir un valor de datos piloto, expandiéndose dicho canal piloto expandido por una secuencia de código de expansión piloto predeterminada y c) para proveer numerosos valores de ponderación de senales de trayectoria múltiple determinados del canal piloto expandido que comprende: elementos generadores de secuencias de código piloto locales para generar numerosas secuencias de código locales, siendo cada una de las secuencias de código una versión de código de fase desplazada de la secuencia de código de expansión piloto; numerosos correlacionadores de código de expansión piloto, correlacionando cada correlacionador de código de expansión piloto una respectiva de las secuencias de código local con la senal expandida, comprendiendo cada correlacionador de código de expansión un multiplicador que multiplica la senal expandida por una respectiva de las secuencias de código locales para producir un valor de senal piloto correlacionado y elementos acumuladores para acumular la senal correlacionada durante un período predeterminado para producir un componente de senal piloto de trayectoria múltiple desexpandida con una senal portadora; en donde cada uno de los componentes de senal piloto de trayectoria múltiple desexpandida es aplicado a uno respectivo de numerosos filtros de paso bajo, para producir uno respectivo de numerosos valores de ponderación de senal de trayectoria múltiple, correspondiendo cada valor de ponderación de senal de trayectoria múltiple a un valor de fase de senal portadora del componente de senal de trayectoria múltiple recibida respectiva; aplicándose cada uno de numerosos componentes de senal piloto de trayectoria múltiple desexpandida y el valor de ponderación de senal de trayectoria múltiple respectivo a uno respectivo de numerosos multiplicadores, porque cada componente de senal piloto de trayectoria múltiple es multiplicado por el valor de ponderación respectivo para producir un componente de senal piloto de fase girada respectivo de numerosos componentes de senal piloto de fase giradas que tienen valores de fase portadora sustancialmente iguales, y d) combina elementos para combinar numerosos componentes de senal piloto de-rotados para producir el valor de datos piloto.

    UN APARATO GENERADOR DE SECUENCIAS DE CODIGO
    25.
    发明专利
    UN APARATO GENERADOR DE SECUENCIAS DE CODIGO 未知

    公开(公告)号：AR033949A2

    公开(公告)日：2004-01-21

    申请号：ARP000103518

    申请日：2000-07-10

    Applicant: INTERDIGITAL TECH CORP

    Inventor： LOMP GARY ,  OZLUTURK FATIH M ,  SILVERBERG AVI ,  REGIS ROBERT ,  LUDDY MICHAEL ,  MARRA ALEXANDER ,  JACQUES ALEXANDER ,  KOWALSKI ADAM JAN

    IPC: H03K3/84 ,  G06F13/374 ,  H03H17/02 ,  H03H17/06 ,  H04B1/707 ,  H04B1/7075 ,  H04B1/7077 ,  H04B1/708 ,  H04B1/7085 ,  H04B1/709 ,  H04B1/7093 ,  H04B1/711 ,  H04B1/7115 ,  H04B1/712 ,  H04B7/005 ,  H04B7/216 ,  H04B7/26 ,  H04B15/00 ,  H04B17/00 ,  H04J11/00 ,  H04J13/00 ,  H04J13/10 ,  H04J13/12 ,  H04J13/16 ,  H04K1/00 ,  H04L1/00 ,  H04L5/14 ,  H04L7/00 ,  H04L7/033 ,  H04L25/02 ,  H04L27/00 ,  H04L27/20 ,  H04L27/233 ,  H04L27/30 ,  H04N1/333 ,  H04W52/04 ,  H04W52/14 ,  H04W52/24

    Abstract: Comunicaciones de acceso múltiple por división de códigos (Code Division Multiple Access CDMA), conocidas también como comunicaciones de banda ancha. Un aparato generador de secuencias de código que genera numerosas secuencias de código de expansión que incluye una secuencia de código de expansión maestra, teniendo las numerosas secuencias de código de expansión correlación cruzada recíproca relativamente baja, y teniendo una relación de fase de código recíproca predeterminada, comprendiendo dicho aparato generador de secuencias de código: un elemento generador de reloj para generar una senal de reloj; un registro de desplazamiento de retroalimentación lineal (LFSR), que responde a la senal de reloj y que tiene numerosas etapas que incluyen una primera etapa y una última etapa, definiendo cada etapa una derivación respectiva, produciendo cada derivación una senal de derivación; caracterizado porque un grupo predeterminado de las senales de derivación que incluye la senal de derivación de la última etapa es aplicado a un circuito lógico que combina las senales de derivación para producir una senal de código chip de retroalimentación, aplicándose dicha senal de código chip de retroalimentación como una senal de entrada a la primera etapa del LFSR; primeros elementos de memoria para almacenar numerosos inicios de código de expansión, comprendiendo cada inicio de código de expansión un juego de valores bit de secuencia de código de expansión, y estando conectada dicha primera memoria al LFSR y respondiendo a una senal de carga para transferir cada uno de un conjunto predeterminado de los valores bit de secuencia de código de expansión de uno seleccionado de numerosos inicios de código de expansión en una respectiva de las etapas de registro de desviación del LSFR; elementos controladores generadores de código para seleccionar uno de numerosos inicios de código chip para determinar las numerosas secuencias de código de expansión y para proveer la senal de carga que indica dicho inicio de código de expansión; en donde dicho LSFR responde a la senal de reloj para transferir secuencialmente cada senal de derivación respectiva de una etapa a la etapa siguiente, de la primera etapa a la última etapa y para transferir el valor de código chip de retroalimentación a la primera etapa y cada valor sucesivo de los valores de derivación de la última etapa define la secuencia de código de expansión maestra; segundos elementos de memoria que responden a la senal de reloj para proveer una secuencia de código par repetitiva, teniendo dicha secuencia de código par una correlación cruzada relativamente baja con la secuencia de expansión maestra y teniendo un número par de valores de expansión chip; numerosos elementos de alimentación directa conectados en cascada, acoplados para recibir la secuencia de código de expansión maestra, para proveer numerosas secuencias de código, siendo cada secuencia de código una secuencia de código de expansión distinta de dichas numerosas secuencias de código de expansión, respondiendo dichos elementos de alimentación directa a la senal de reloj, para proveer numerosas secuencias de código de expansión; y numerosos elementos de combinación de secuencias de códigos, cada elementos de combinación de secuencia de código para combinar secuencias de código de expansión respectivas con dicha secuencia de código par para producir numerosos códigos de expansión relativamente largos.

    Selectively activated agc signal measurement unit
    27.
    发明专利
    Selectively activated agc signal measurement unit 未知

    公开(公告)号：AU1319002A

    公开(公告)日：2002-05-06

    申请号：AU1319002

    申请日：2001-10-12

    Applicant: INTERDIGITAL TECH CORP

    Inventor： JACQUES ALEXANDER ,  KAZAKEVICH LEONID ,  SILVERBERG AVI

    IPC: H03G3/20 ,  H03G3/30 ,  H04B1/16 ,  H04B7/005 ,  H04J3/00

    Abstract: In a TDD wireless communication system between transmitters and associated receivers, automatic gain control of a receiver is only applied during the corresponding time slot within the TDD signal time frame architecture. Successive received signal strengths are measured and gain levels are stored as estimates for an initial gain level in future time slots of the TDD signal. Estimating techniques, such as averaging or trending of received signal strength over successive time slots, and averaging or trending of gain level settings, provide improved estimation of future initial gain levels.

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