公开(公告)号：WO2014209315A1

公开(公告)日：2014-12-31

申请号：PCT/US2013/048120

申请日：2013-06-27

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

Inventor： BENEDICT, Melvin K.

IPC: G06F11/08 ,  G06F13/14

CPC classification number: G06F11/0772 ,  G06F11/073 ,  G06F11/0751 ,  G06F11/079 ,  G06F11/1004 ,  G06F11/1405 ,  G06F11/141 ,  G06F13/1689 ,  G06F13/1694 ,  G11B20/10222

Abstract: A technique includes receiving, by a device a command, wherein a response to the command is expected from the device within a predetermined response time. The device may selectively generate an error signal to allow time for the device to complete processing the command.

Abstract translation: 一种技术包括由设备接收命令，其中在预定响应时间期间期望从该设备对该命令的响应。 该设备可以选择性地产生错误信号，以允许设备完成处理该命令的时间。

公开(公告)号：WO2013095477A1

公开(公告)日：2013-06-27

申请号：PCT/US2011/066683

申请日：2011-12-22

Applicant: INTEL CORPORATION ,  YIGZAW, Theodros ,  SANTHANAKRISHNAN, Geeyarpuram N. ,  SRINIVASA, Ganapati N. ,  VARGAS, Jose A. ,  SHAFI, Hisham ,  MISHAELI, Michael ,  COHEN, Ehud ,  SPERBER, Zeev ,  RAIKIN, Shlomo ,  KUMAR, Mohan J. ,  MANDELBLAT, Julius Y.

Inventor： YIGZAW, Theodros ,  SANTHANAKRISHNAN, Geeyarpuram N. ,  SRINIVASA, Ganapati N. ,  VARGAS, Jose A. ,  SHAFI, Hisham ,  MISHAELI, Michael ,  COHEN, Ehud ,  SPERBER, Zeev ,  RAIKIN, Shlomo ,  KUMAR, Mohan J. ,  MANDELBLAT, Julius Y.

IPC: G06F11/08 ,  G06F11/10

CPC classification number: G06F11/1405 ,  G06F11/1064

Abstract: An apparatus and method are described for detecting and correcting data fetch errors within a processor core. For example, one embodiment of an instruction processing apparatus for detecting and recovering from data fetch errors comprises: at least one processor core having a plurality of instruction processing stages including a data fetch stage and a retirement stage; and error processing logic in communication with the processing stages to perform the operations of: detecting an error associated with data in response to a data fetch operation performed by the data fetch stage; and responsively performing one or more operations to ensure that the error does not corrupt an architectural state of the processor core within the retirement stage.

Abstract translation: 描述了用于检测和校正处理器核心内的数据获取错误的装置和方法。 例如，用于检测和从数据获取错误中恢复的指令处理装置的一个实施例包括：具有多个指令处理阶段的至少一个处理器核心，包括数据获取阶段和退休阶段; 以及与处理级通信的错误处理逻辑，以执行以下操作：响应于由数据获取级执行的数据获取操作，检测与数据相关联的错误; 并且响应地执行一个或多个操作以确保错误不会在退休阶段内破坏处理器核心的体系结构状态。

公开(公告)号：WO03098439A2

公开(公告)日：2003-11-27

申请号：PCT/US0312137

申请日：2003-04-17

Applicant: SUN MICROSYSTEMS INC

Inventor： TREMBLAY MARC ,  CHAUDHRY SHAILENDER ,  JACOBSON QUINN

IPC: G06F11/07 ,  G06F11/10 ,  G06F11/14 ,  H03M13/00

CPC classification number: G06F11/1405

Abstract: One embodiment of the present invention provides a system that facilitates error correction within a register file in a central processing unit (CPU). During execution of an instruction by the CPU, the system retrieves a dataword and an associated syndrome from a source register in the register file. Next, the system uses information in the dataword and the associated syndrome to detect, and if necessary correct, an error in the dataword or associated syndrome. Note that this error detection and correction takes place in parallel with using the dataword to perform a computational operation specified by the instruction. If an error is detected, the system prevents the instruction from performing a writeback to a destination register in the register file. The system also writes a corrected dataword to the source register in the register file. Next, the system flushes the instruction pipeline, and restarts execution of the instruction so that the corrected dataword is retrieved for the computational operation.

Abstract translation: 本发明的一个实施例提供一种便于在中央处理单元（CPU）中的寄存器文件内进行纠错的系统。 在CPU执行指令期间，系统从寄存器文件中的源寄存器中检索数据字和相关联的校正子。 接下来，系统使用数据字和相关联的综合征中的信息来检测数据字或相关综合征中的错误，并且如果必要的话纠正错误。 注意，该错误检测和校正与使用数据字并行执行由指令指定的计算操作。 如果检测到错误，系统将阻止该指令对寄存器文件中的目标寄存器执行回写。 该系统还将更正的数据字写入寄存器文件中的源寄存器。 接下来，系统刷新指令流水线，并重新开始指令的执行，以便为计算操作检索校正的数据字。

公开(公告)号：KR1019970004514B1

公开(公告)日：1997-03-28

申请号：KR1019920009441

申请日：1992-05-30

Applicant: 불 에이치엔 인포메이션 시스템즈 인코포레이티드

Inventor： 데이비드에스.에드워즈 ,  윌리암에이.쉘리 ,  쥬이챵 ,  미노루이노시타 ,  레오나드지.트루비스키

IPC: G06F11/00

CPC classification number: G06F12/0817 ,  G06F11/1044 ,  G06F11/1064 ,  G06F11/1402 ,  G06F11/1405 ,  G06F11/2268

Abstract: A fault tolerant computer system includes at least two central processing units each having a cache memory and a parity error detector adapted to sense parity errors in blocks of information read from and write to cache and to issue a cache parity read or write error flag if a parity error is sensed. A system bus couples the CPU to a System Control Unit having a parity error correction facility, and a memory bus couples the SCU to a main memory. An error recovery control feature distributed across the CPU, a Service Processor and the operating system software is responsive to the sensing of a read parity error flag in a sending CPU and a write parity error flag in a receiving CPU in conjunction with a siphon operation for transferring the faulting block from the sending CPU to main memory via the SCU (in which given faulting block is corrected) and for subsequently transferring the corrected memory block from main memory to the receiving CPU when a retry is instituted.

公开(公告)号：KR1020100021455A

公开(公告)日：2010-02-24

申请号：KR1020097026080

申请日：2007-06-20

Applicant: 후지쯔 가부시끼가이샤

Inventor： 고묘노리히토 ,  스나야마류이치

IPC: G06F11/16 ,  G06F9/30

CPC classification number: G06F11/1405

Abstract: A processor capable of concurrently processing sequences of instructions of a plurality of threads, which realizes a retry success rate similar to that of a processor for processing a sequence of instructions of a single thread. An arithmetic device (200) includes an instruction execution circuit (201) for executing the plurality of threads and an execution control circuit (202) for controlling execution conditions and re-execution of each thread.

Abstract translation: 一种能够同时处理多个线程的指令序列的处理器，其实现与用于处理单个线程的指令序列的处理器类似的重试成功率。 运算装置（200）具备执行多个线程的指令执行电路（201）和用于控制各线程的执行条件和重新执行的执行控制电路（202）。

公开(公告)号：JP6312550B2

公开(公告)日：2018-04-18

申请号：JP2014157653

申请日：2014-08-01

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 西井 修 ,  高田 究

IPC: G06F11/18

CPC classification number: G06F11/1637 ,  G06F11/1004 ,  G06F11/1405 ,  G06F11/1645 ,  G06F11/165 ,  G06F11/1695

公开(公告)号：JP2013502649A

公开(公告)日：2013-01-24

申请号：JP2012525577

申请日：2010-07-19

Applicant: インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation

Inventor： アイケンバーガー・アレクサンダー ,  ガラ・アラン ,  ガーシュイン・マイケル ,  オーマット・マーティン

IPC: G06F12/08

CPC classification number: G06F12/0842 ,  G06F11/1405

Abstract: 【課題】 データ処理システム（１００）の投機的バージョニング・キャッシュ（３１０、１２１０）内にチェックポイント（１０３０）を生成するための機構を提供する。
【解決手段】 機構は、データ処理システム（１００）内でコードを実行し、コードは、投機的バージョニング・キャッシュ（３１０、１２１０）内のキャッシュ・ラインにアクセスする。 さらに機構は、投機的バージョニング・キャッシュ（３１０、１２１０）内にチェックポイント（１０３０）を生成する必要性を示す第１の条件が発生するかどうかを決定する（１３５０）。 チェックポイント（１３１０）は、投機的キャッシュ・ラインに対応するキャッシュ・ラインへの変更のロールバックを必要とする第２の条件の発生に応答して、非投機的となる、投機的キャッシュ・ラインである。 機構は、第１の条件が発生した旨の決定に応答して、投機的バージョニング・キャッシュ（３１０、１２１０）内にチェックポイント（１３１０）も生成する。
【選択図】 図１２

公开(公告)号：JP2008542878A

公开(公告)日：2008-11-27

申请号：JP2008513591

申请日：2006-05-23

Applicant: マラソン テクノロジーズ コーポレイション

Inventor： スティーブン エス コービン ,  グレン エイ トリンブレイ ,  トーマス ディー ビセット ,  ジェリー メルニック ,  ポール エイ レヴェイル ,  恵一 小山 ,  敏 渡辺

IPC: G06F15/167 ,  G06F12/10 ,  G06F12/14

CPC classification number: G06F9/52 ,  G06F11/1405 ,  G06F11/1683 ,  G06F11/1691 ,  G06F11/2038 ,  G06F11/2097 ,  G06F12/1458 ,  G06F12/1483

Abstract: 対称型マルチプロセッシング・フォルトトレラントコンピュータシステムは、対称型マルチプロセッシングコンピュータシステムにおいてメモリアクセスを制御する。 これを行うために、仮想ページ構造が作成され、該仮想ページ構造は対称型マルチプロセッシングコンピュータシステム内のプロセッサに対して共有メモリへの物理ページアクセス権限を反映する。 共有メモリへのアクセスは、仮想ページング構造内に反映された物理ページアクセス権限に基づいて制御されて、対称型マルチプロセッシングコンピュータシステム内のプロセッサ間で決定論的共有メモリアクセスを調整する。 対称型マルチプロセッシング・フォルトトレラントコンピュータシステムは、複写又は連続再生を用いることができる。
【選択図】図１

公开(公告)号：WO2009089033A1

公开(公告)日：2009-07-16

申请号：PCT/US2009/000111

申请日：2009-01-09

Applicant: ADVANCED MICRO DEVICES, INC. ,  BUTLER, Michael, G. ,  QUACH, Nhon

Inventor： BUTLER, Michael, G. ,  QUACH, Nhon

IPC: G06F11/16 ,  G06F11/14

CPC classification number: G06F11/1497 ,  G06F11/1405 ,  G06F11/1641 ,  G06F11/1645

Abstract: A processor core (100) includes an instruction decode unit (140) that may dispatch a same integer instruction stream to a plurality of integer execution units (154a, 154b) and may consecutively dispatch a same floating-point instruction stream to a floating-point unit (160). The integer execution units may operate in lock-step such that during each clock cycle, each respective integer execution unit executes the same integer instruction. The floating-point unit may execute the same floating-point instruction stream twice. Prior to the integer instructions retiring, compare logic (158a, 158b, 163) may detect a mismatch between execution results from each of the integer execution units. In addition, prior to the results of the floating-point instruction stream transferring out of the floating-point unit, the compare logic may also detect a mismatch between results of execution of each consecutive floating-point instruction stream. Further, in response to detecting any mismatch, the compare logic may cause instructions causing the mismatch to be re-executed.

Abstract translation: 处理器核心（100）包括指令解码单元（140），其可以向多个整数执行单元（154a，154b）分派相同的整数指令流，并且可以将相同的浮点指令流连续地分派到浮点 单元（160）。 整数执行单元可以锁定步骤操作，使得在每个时钟周期期间，每个相应的整数执行单元执行相同的整数指令。 浮点单元可以执行相同的浮点指令流两次。 在整数指令退出之前，比较逻辑（158a，158b，163）可以检测来自每个整数执行单元的执行结果之间的不匹配。 此外，在浮点指令流从浮点单元传出的结果之前，比较逻辑还可以检测每个连续浮点指令流的执行结果之间的不匹配。 此外，响应于检测到任何不匹配，比较逻辑可能导致导致不匹配的指令被重新执行。

公开(公告)号：WO2007089661A3

公开(公告)日：2009-03-26

申请号：PCT/US2007002298

申请日：2007-01-26

Applicant: SEARETE LLC ,  MANGIONE-SMITH WILLIAM HENRY

Inventor： MANGIONE-SMITH WILLIAM HENRY

IPC: G06F12/00

CPC classification number: G06F11/1407 ,  G06F1/263 ,  G06F1/3203 ,  G06F1/3296 ,  G06F11/0706 ,  G06F11/0793 ,  G06F11/1405 ,  G06F11/3471 ,  Y02D10/172

Abstract: Embodiments include a system, an apparatus, a device, and a method. An apparatus includes a synchronous circuit including a first subcircuit powered by a first power plane having a first power plane voltage and a second subcircuit powered by a second power plane having a second power plane voltage. The apparatus also includes an error detector operable to detect an incidence of a computational error occurring in the first subcircuit. The apparatus includes a controller operable to change the first power plane voltage based upon the detected incidence of a computational error. The apparatus also includes a power supply configured to electrically couple with a portable power source and operable to provide a selected one of at least two voltages to the first power plane in response to the controller.

Abstract translation: 实施例包括系统，装置，装置和方法。 一种装置包括同步电路，其包括由具有第一电力平面电压的第一电力平面供电的第一子电路和由具有第二电力平面电压的第二电力平面供电的第二子电路。 该装置还包括可操作以检测在第一子电路中发生的计算错误的入射的误差检测器。 该装置包括可操作以基于检测到的计算误差的入射来改变第一功率面电压的控制器。 该装置还包括被配置为与便携式电源电耦合并且可操作以响应于控制器向第一电源平面提供至少两个电压中的选定的一个的电源。